JP3148399B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくはゲートアレイの製造方法に関する。
係り、詳しくはゲートアレイの製造方法に関する。
【０００２】
【従来の技術】従来の全面素子形成型ゲートアレイ（Ｓ
ＯＧ）の一部を図１０に示す。各基本セル１はＰＭＯＳ
トランジスタ２とＮＭＯＳトランジスタ３とを互いに隣
接させて構成されている。多数の基本セル１を半導体基
板上に敷き詰めてＳＯＧが構成されている。高電源供給
ラインＶDDは各基本セル１のＰＭＯＳトランジスタ２上
を通過するように配置され、低電源供給ラインＶSSは各
基本セル１のＮＭＯＳトランジスタ３上を通過するよう
に配置されている。このため、あるセル５を配置場所
α，βのいずれに配置しても、高電源供給ラインＶDD及
び低電源供給ラインＶSSと接続するためのセル内のパタ
ーンは固定的に決定できる。
ＯＧ）の一部を図１０に示す。各基本セル１はＰＭＯＳ
トランジスタ２とＮＭＯＳトランジスタ３とを互いに隣
接させて構成されている。多数の基本セル１を半導体基
板上に敷き詰めてＳＯＧが構成されている。高電源供給
ラインＶDDは各基本セル１のＰＭＯＳトランジスタ２上
を通過するように配置され、低電源供給ラインＶSSは各
基本セル１のＮＭＯＳトランジスタ３上を通過するよう
に配置されている。このため、あるセル５を配置場所
α，βのいずれに配置しても、高電源供給ラインＶDD及
び低電源供給ラインＶSSと接続するためのセル内のパタ
ーンは固定的に決定できる。
【０００３】例えば図８に示すように、２つの入力端子
Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入力ＮＡＮ
Ｄ回路６を配置する場合について見てみる。２入力ＮＡ
ＮＤ回路６は回路図で示すと、図９に示すようにＰＭＯ
Ｓトランジスタ７，８とＮＭＯＳトランジスタ９，１０
とで構成される。各ＰＭＯＳトランジスタ７，８のドレ
インは共に出力端子Ｘ及びＮＭＯＳトランジスタ９のド
レインに接続されている。ＮＭＯＳトランジスタ９のソ
ースはＮＭＯＳトランジスタ１０のドレインに接続さ
れ、同トランジスタ１０のソースは低電源供給ラインＶ
SSに接続されている。そして、ＰＭＯＳ及びＮＭＯＳト
ランジスタ７，９のゲートが入力端子Ａ２となり、ＰＭ
ＯＳ及びＮＭＯＳトランジスタ８，１０のゲートが入力
端子Ａ１となる。
Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入力ＮＡＮ
Ｄ回路６を配置する場合について見てみる。２入力ＮＡ
ＮＤ回路６は回路図で示すと、図９に示すようにＰＭＯ
Ｓトランジスタ７，８とＮＭＯＳトランジスタ９，１０
とで構成される。各ＰＭＯＳトランジスタ７，８のドレ
インは共に出力端子Ｘ及びＮＭＯＳトランジスタ９のド
レインに接続されている。ＮＭＯＳトランジスタ９のソ
ースはＮＭＯＳトランジスタ１０のドレインに接続さ
れ、同トランジスタ１０のソースは低電源供給ラインＶ
SSに接続されている。そして、ＰＭＯＳ及びＮＭＯＳト
ランジスタ７，９のゲートが入力端子Ａ２となり、ＰＭ
ＯＳ及びＮＭＯＳトランジスタ８，１０のゲートが入力
端子Ａ１となる。
【０００４】従って、２入力ＮＡＮＤ回路６の実パター
ンは図１１に示すように、各ＰＭＯＳトランジスタ７，
８のソースと高電源供給ラインＶDDとがコンタクトホー
ル１１，１２で接続される。ＮＭＯＳトランジスタ１０
のソースと低電源供給ラインＶSSとがコンタクトホール
１３で接続される。又、ＰＭＯＳトランジスタ７，８の
共通ドレインとセル内配線１４とがコンタクトホール１
５で接続され、ＮＭＯＳトランジスタ９のドレインとセ
ル内配線１４とがコンタクトホール１６で接続される。
ンは図１１に示すように、各ＰＭＯＳトランジスタ７，
８のソースと高電源供給ラインＶDDとがコンタクトホー
ル１１，１２で接続される。ＮＭＯＳトランジスタ１０
のソースと低電源供給ラインＶSSとがコンタクトホール
１３で接続される。又、ＰＭＯＳトランジスタ７，８の
共通ドレインとセル内配線１４とがコンタクトホール１
５で接続され、ＮＭＯＳトランジスタ９のドレインとセ
ル内配線１４とがコンタクトホール１６で接続される。
【０００５】従って、図１０に示す従来のゲートアレイ
では、２入力ＮＡＮＤ回路６に対して図１１に示す実パ
ターンを１つ設定しておけば、任意の場所に２入力ＮＡ
ＮＤ回路を配置することができる。
では、２入力ＮＡＮＤ回路６に対して図１１に示す実パ
ターンを１つ設定しておけば、任意の場所に２入力ＮＡ
ＮＤ回路を配置することができる。
【０００６】
【発明が解決しようとする課題】ところが、従来のゲー
トアレイでは基本セル１の上方を高電源供給ラインＶDD
及び低電源供給ラインＶSSが通過している。そのため、
配置したセルの上方の配線領域が小さくなってしまい、
セルの内部配線の自由度が低いという問題がある。
トアレイでは基本セル１の上方を高電源供給ラインＶDD
及び低電源供給ラインＶSSが通過している。そのため、
配置したセルの上方の配線領域が小さくなってしまい、
セルの内部配線の自由度が低いという問題がある。
【０００７】上記問題点を解決するため、近年、図７に
示す全面素子形成型ゲートアレイ（ＳＯＧ）２０が開発
されている。各基本セル２１はＰＭＯＳトランジスタ２
２とＮＭＯＳトランジスタ２３とを互いに隣接させて構
成されている。高電源供給ラインＶDD及び低電源供給ラ
インＶSSは基本セル２１の両トランジスタ２２，２３に
沿うように各基本セル間に交互に配置されている。従っ
て、このゲートアレイ２０では電源供給ラインＶDD，Ｖ
SSが基本セル２１の上方を通過しないため、配置したセ
ルの上方の配線領域を大きくして内部配線の自由度を向
上することができる。
示す全面素子形成型ゲートアレイ（ＳＯＧ）２０が開発
されている。各基本セル２１はＰＭＯＳトランジスタ２
２とＮＭＯＳトランジスタ２３とを互いに隣接させて構
成されている。高電源供給ラインＶDD及び低電源供給ラ
インＶSSは基本セル２１の両トランジスタ２２，２３に
沿うように各基本セル間に交互に配置されている。従っ
て、このゲートアレイ２０では電源供給ラインＶDD，Ｖ
SSが基本セル２１の上方を通過しないため、配置したセ
ルの上方の配線領域を大きくして内部配線の自由度を向
上することができる。
【０００８】ところが、このゲートアレイ２０において
は、あるセルを電源供給ラインを挟むように配置しよう
とすると、配置する場所によってセルと高電源供給ライ
ンと低電源供給ラインとの位置関係が異なる。このた
め、従来のように各セルについて内部配線とコンタクト
ホールの情報が固定化された１つの実パターンではセル
を配置できなくなるという問題がある。
は、あるセルを電源供給ラインを挟むように配置しよう
とすると、配置する場所によってセルと高電源供給ライ
ンと低電源供給ラインとの位置関係が異なる。このた
め、従来のように各セルについて内部配線とコンタクト
ホールの情報が固定化された１つの実パターンではセル
を配置できなくなるという問題がある。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、電源供給の制約があるにもかかわら
ずセルの配置を自由に行うことができることを目的とす
る。
れたものであって、電源供給の制約があるにもかかわら
ずセルの配置を自由に行うことができることを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとを互いに隣接させて構成した基本セルが半導
体基板上に敷き詰められ、高電源供給ライン及び低電源
供給ラインが交互に基本セルの両トランジスタに沿うよ
うに各基本セル間に形成される半導体装置にセルの実パ
ターンを配置するようにした半導体装置の製造方法であ
って、予め各セルに対して高電源供給ラインとのコンタ
クトホールを含む第１の接続線、低電源供給ラインとの
コンタクトホールを含む第２の接続線及び内部配線から
なり、所定の電源供給ラインを挟んで配置した場合に線
対称となる関係の実パターンを複数用意する。そして、
各セルの配置場所で決まる電源の位置関係に応じて所定
の実パターンを配置する。
め、第１発明は、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとを互いに隣接させて構成した基本セルが半導
体基板上に敷き詰められ、高電源供給ライン及び低電源
供給ラインが交互に基本セルの両トランジスタに沿うよ
うに各基本セル間に形成される半導体装置にセルの実パ
ターンを配置するようにした半導体装置の製造方法であ
って、予め各セルに対して高電源供給ラインとのコンタ
クトホールを含む第１の接続線、低電源供給ラインとの
コンタクトホールを含む第２の接続線及び内部配線から
なり、所定の電源供給ラインを挟んで配置した場合に線
対称となる関係の実パターンを複数用意する。そして、
各セルの配置場所で決まる電源の位置関係に応じて所定
の実パターンを配置する。
【００１１】又、第２発明は、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとを互いに隣接させて構成した基
本セルが半導体基板上に敷き詰められ、高電源供給ライ
ン及び低電源供給ラインが交互に基本セルの両トランジ
スタに沿うように各基本セル間に形成される半導体装置
にセルの実パターンを配置するようにした半導体装置の
製造方法であって、予め各セルに対して前記高電源供給
ラインから低電源供給ラインまで延び、かつ、高電源供
給ラインに接続される第３の接続線、低電源供給ライン
に接続される第４の接続線及び内部配線からなる実パタ
ーンを１つ用意しておく。そして、各セルの配置場所に
所定の実パターンを配置した後、高電源供給ラインと第
３の接続線とのコンタクトホール及び低電源供給ライン
と第４の接続線とのコンタクトホールを配置する。
ＮＭＯＳトランジスタとを互いに隣接させて構成した基
本セルが半導体基板上に敷き詰められ、高電源供給ライ
ン及び低電源供給ラインが交互に基本セルの両トランジ
スタに沿うように各基本セル間に形成される半導体装置
にセルの実パターンを配置するようにした半導体装置の
製造方法であって、予め各セルに対して前記高電源供給
ラインから低電源供給ラインまで延び、かつ、高電源供
給ラインに接続される第３の接続線、低電源供給ライン
に接続される第４の接続線及び内部配線からなる実パタ
ーンを１つ用意しておく。そして、各セルの配置場所に
所定の実パターンを配置した後、高電源供給ラインと第
３の接続線とのコンタクトホール及び低電源供給ライン
と第４の接続線とのコンタクトホールを配置する。
【００１２】更に、第３発明は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとを互いに隣接させて構成した
基本セルが半導体基板上に敷き詰められ、高電源供給ラ
イン及び低電源供給ラインが交互に基本セルの両トラン
ジスタに沿うように各基本セル間に形成される半導体装
置にセルの実パターンを配置するようにした半導体装置
の製造方法であって、予め各セルに対して高電源供給ラ
インから低電源供給ラインまで延び、かつ、高電源供給
ライン及び低電源供給ラインとのコンタクトホールを含
む第５，第６の接続線と内部配線からなる実パターンを
１つ用意しておく。そして、各セルの配置場所に所定の
実パターンを配置した後、低電源供給ラインと第５の接
続線とのコンタクトホール及び高電源供給ラインと第６
の接続線とのコンタクトホールを削除するようにした。
とＮＭＯＳトランジスタとを互いに隣接させて構成した
基本セルが半導体基板上に敷き詰められ、高電源供給ラ
イン及び低電源供給ラインが交互に基本セルの両トラン
ジスタに沿うように各基本セル間に形成される半導体装
置にセルの実パターンを配置するようにした半導体装置
の製造方法であって、予め各セルに対して高電源供給ラ
インから低電源供給ラインまで延び、かつ、高電源供給
ライン及び低電源供給ラインとのコンタクトホールを含
む第５，第６の接続線と内部配線からなる実パターンを
１つ用意しておく。そして、各セルの配置場所に所定の
実パターンを配置した後、低電源供給ラインと第５の接
続線とのコンタクトホール及び高電源供給ラインと第６
の接続線とのコンタクトホールを削除するようにした。
【００１３】
【作用】第１発明では、セル配置処理において、あるセ
ルの配置位置決定後に、配置場所で決まる電源の位置関
係に応じて、各セルについて複数用意してある所定の電
源供給ラインを挟んで配置した場合に線対称となる関係
の実パターンの中から適合する実パターンを選択し、配
置を行うことによってセルレイアウトが完了する。
ルの配置位置決定後に、配置場所で決まる電源の位置関
係に応じて、各セルについて複数用意してある所定の電
源供給ラインを挟んで配置した場合に線対称となる関係
の実パターンの中から適合する実パターンを選択し、配
置を行うことによってセルレイアウトが完了する。
【００１４】第２発明では、セル配置処理において、あ
るセルの配置位置決定後に、対応する実パターンを配置
し、配置後処理において実パターンと電源の位置関係か
ら電源供給ラインと接続するためのコンタクトホールを
発生してセルレイアウトが完了する。
るセルの配置位置決定後に、対応する実パターンを配置
し、配置後処理において実パターンと電源の位置関係か
ら電源供給ラインと接続するためのコンタクトホールを
発生してセルレイアウトが完了する。
【００１５】第３発明では、セル配置処理において、あ
るセルの配置位置決定後に、対応する実パターンを配置
し、配置後処理において実パターンと電源の位置関係か
ら不必要な電源コンタクトホールを削除してセルレイア
ウトが完了する。
るセルの配置位置決定後に、対応する実パターンを配置
し、配置後処理において実パターンと電源の位置関係か
ら不必要な電源コンタクトホールを削除してセルレイア
ウトが完了する。
【００１６】
【実施例】（第１実施例）以下、第１発明を具体化した
第１実施例を図１，図２に従って説明する。
第１実施例を図１，図２に従って説明する。
【００１７】図１は図８，図９に示す２入力ＮＡＮＤ回
路６を前記ゲートアレイ２０に配置する場合の実パター
ン３０を示している。実パターン３０の接続線３１はコ
ンタクトホール３１ａ〜３１ｃにより各ＰＭＯＳトラン
ジスタ７，８のソースと高電源供給ラインＶDDとに接続
されている。接続線３２はコンタクトホール３２ａ，３
２ｂによりＮＭＯＳトランジスタ１０のソースと低電源
供給ラインＶSSとに接続されている。又、セル内配線３
３がコンタクトホール３３ａ，３３ｂによりＰＭＯＳト
ランジスタ７，８の共通ドレインとＮＭＯＳトランジス
タ９のドレインとに接続されている。
路６を前記ゲートアレイ２０に配置する場合の実パター
ン３０を示している。実パターン３０の接続線３１はコ
ンタクトホール３１ａ〜３１ｃにより各ＰＭＯＳトラン
ジスタ７，８のソースと高電源供給ラインＶDDとに接続
されている。接続線３２はコンタクトホール３２ａ，３
２ｂによりＮＭＯＳトランジスタ１０のソースと低電源
供給ラインＶSSとに接続されている。又、セル内配線３
３がコンタクトホール３３ａ，３３ｂによりＰＭＯＳト
ランジスタ７，８の共通ドレインとＮＭＯＳトランジス
タ９のドレインとに接続されている。
【００１８】本実施例では２入力ＮＡＮＤ回路６につい
て図１に示すような実パターンを複数用意しておく。図
２は２つの２入力ＮＡＮＤ回路６を低電源供給ラインＶ
SSを挟むように配置した例を示している。図２におい
て、低電源供給ラインＶSSが基本セルの上部に位置する
基本セルに対して図１に示す実パターン３０が配置され
ている。又、低電源供給ラインＶSSが基本セルの下部に
位置する基本セルに対して実パターン３４が配置されて
いる。実パターン３４は低電源供給ラインＶSSを挟ん
で、実パターン３０と線対称となる関係になっている。
て図１に示すような実パターンを複数用意しておく。図
２は２つの２入力ＮＡＮＤ回路６を低電源供給ラインＶ
SSを挟むように配置した例を示している。図２におい
て、低電源供給ラインＶSSが基本セルの上部に位置する
基本セルに対して図１に示す実パターン３０が配置され
ている。又、低電源供給ラインＶSSが基本セルの下部に
位置する基本セルに対して実パターン３４が配置されて
いる。実パターン３４は低電源供給ラインＶSSを挟ん
で、実パターン３０と線対称となる関係になっている。
【００１９】このように、本実施例では予め各セルにつ
いて所定の電源供給ラインを挟んで配置した場合に線対
称となる関係の複数の実パターンを用意しており、ゲー
トアレイ２０のセル配置場所に応じて所定の実パターン
を配置するようにした。従って、電源供給に制約がある
にもかかわらず、セルの配置を自由に行うことができ
る。
いて所定の電源供給ラインを挟んで配置した場合に線対
称となる関係の複数の実パターンを用意しており、ゲー
トアレイ２０のセル配置場所に応じて所定の実パターン
を配置するようにした。従って、電源供給に制約がある
にもかかわらず、セルの配置を自由に行うことができ
る。
【００２０】又、本実施例のゲートアレイ２０は高電源
供給ラインＶDD及び低電源供給ラインＶSSを基本セル２
１の両トランジスタ２２，２３に沿うように各基本セル
間に交互に配置している。従って、基本セルの上方の配
線領域が小さくなるのが抑制されるため、各セルについ
て用意する実パターンにおける内部配線の自由度を向上
することができる。
供給ラインＶDD及び低電源供給ラインＶSSを基本セル２
１の両トランジスタ２２，２３に沿うように各基本セル
間に交互に配置している。従って、基本セルの上方の配
線領域が小さくなるのが抑制されるため、各セルについ
て用意する実パターンにおける内部配線の自由度を向上
することができる。
【００２１】（第２実施例）次に第２発明を具体化した
第２実施例を図３，図４に従って説明する。尚、前記第
１実施例と同様の構成については同一の符号を付してそ
の説明を省略する。
第２実施例を図３，図４に従って説明する。尚、前記第
１実施例と同様の構成については同一の符号を付してそ
の説明を省略する。
【００２２】図３は図８，図９に示す２入力ＮＡＮＤ回
路６を前記ゲートアレイ２０に配置するための実パター
ン４０を示している。実パターン４０の接続線４１，４
２は高電源供給ラインＶDDから低電源供給ライブラリＶ
SSまで延びている。接続線４１はコンタクトホール４１
ａ，４１ｂにより各ＰＭＯＳトランジスタ７，８のソー
スに接続されている。接続線４２はコンタクトホール４
２ａによりＮＭＯＳトランジスタ１０のソースに接続さ
れている。尚、接続線４１，４２と高電源供給ラインＶ
DD及び低電源供給ラインＶSSとの間にはコンタクトホー
ルは形成されていない。
路６を前記ゲートアレイ２０に配置するための実パター
ン４０を示している。実パターン４０の接続線４１，４
２は高電源供給ラインＶDDから低電源供給ライブラリＶ
SSまで延びている。接続線４１はコンタクトホール４１
ａ，４１ｂにより各ＰＭＯＳトランジスタ７，８のソー
スに接続されている。接続線４２はコンタクトホール４
２ａによりＮＭＯＳトランジスタ１０のソースに接続さ
れている。尚、接続線４１，４２と高電源供給ラインＶ
DD及び低電源供給ラインＶSSとの間にはコンタクトホー
ルは形成されていない。
【００２３】本実施例では２入力ＮＡＮＤ回路６につい
て図３に示すような実パターン４０が１つのみ用意され
る。図４は２つの２入力ＮＡＮＤ回路６を低電源供給ラ
インＶSSを挟むように配置した例を示している。図４に
おいて、実パターン４０を配置した後、高電源供給ライ
ンＶDDと接続線４１との交差部分に配線情報としてコン
タクトホール４３を自動発生させるとともに、低電源供
給ラインＶSSと接続線４２との交差部分に配線情報とし
てコンタクトホール４４を自動発生させることにより、
配置場所にセル配置可能となる。
て図３に示すような実パターン４０が１つのみ用意され
る。図４は２つの２入力ＮＡＮＤ回路６を低電源供給ラ
インＶSSを挟むように配置した例を示している。図４に
おいて、実パターン４０を配置した後、高電源供給ライ
ンＶDDと接続線４１との交差部分に配線情報としてコン
タクトホール４３を自動発生させるとともに、低電源供
給ラインＶSSと接続線４２との交差部分に配線情報とし
てコンタクトホール４４を自動発生させることにより、
配置場所にセル配置可能となる。
【００２４】このように、本実施例では予め各セルにつ
いて１つの実パターンを用意するだけでよいため、実パ
ターン数を低減できるとともに、実パターン作成に要す
る工数を削減できる。又、本実施例においても、電源供
給に制約があるにもかかわらず、セルの配置を自由に行
うことができる。
いて１つの実パターンを用意するだけでよいため、実パ
ターン数を低減できるとともに、実パターン作成に要す
る工数を削減できる。又、本実施例においても、電源供
給に制約があるにもかかわらず、セルの配置を自由に行
うことができる。
【００２５】（第３実施例）次に第３発明を具体化した
第３実施例を図５，図６に従って説明する。尚、前記第
１実施例と同様の構成については同一の符号を付してそ
の説明を省略する。
第３実施例を図５，図６に従って説明する。尚、前記第
１実施例と同様の構成については同一の符号を付してそ
の説明を省略する。
【００２６】図５は図８，図９に示す２入力ＮＡＮＤ回
路６を前記ゲートアレイ２０に配置するための実パター
ン５０を示している。実パターン５０の接続線５１，５
２は高電源供給ラインＶDDから低電源供給ライブラリＶ
SSまで延びている。接続線５１はコンタクトホール５１
ａ，５１ｂにより各ＰＭＯＳトランジスタ７，８のソー
スに接続されるとともに、接続線５１はコンタクトホー
ル５１ｃ，５１ｄにより電源供給ラインに接続されてい
る。接続線５２はコンタクトホール５２ａによりＮＭＯ
Ｓトランジスタ１０のソースに接続されるとともに、接
続線５２はコンタクトホール５２ｂ，５２ｃにより電源
供給ラインに接続されている。
路６を前記ゲートアレイ２０に配置するための実パター
ン５０を示している。実パターン５０の接続線５１，５
２は高電源供給ラインＶDDから低電源供給ライブラリＶ
SSまで延びている。接続線５１はコンタクトホール５１
ａ，５１ｂにより各ＰＭＯＳトランジスタ７，８のソー
スに接続されるとともに、接続線５１はコンタクトホー
ル５１ｃ，５１ｄにより電源供給ラインに接続されてい
る。接続線５２はコンタクトホール５２ａによりＮＭＯ
Ｓトランジスタ１０のソースに接続されるとともに、接
続線５２はコンタクトホール５２ｂ，５２ｃにより電源
供給ラインに接続されている。
【００２７】そして、本実施例では２入力ＮＡＮＤ回路
６について図５に示すような実パターン５０が１つのみ
用意される。図６は２つの２入力ＮＡＮＤ回路６を低電
源供給ラインＶSSを挟むように配置した例を示してい
る。図６において、実パターン５０を配置した後、低電
源供給ラインＶSSと接続線５１との交差部分のコンタク
トホールを自動削除するとともに、高電源供給ラインＶ
SSと接続線５２との交差部分のコンタクトホールを自動
削除することにより、配置場所にセル配置可能となる。
６について図５に示すような実パターン５０が１つのみ
用意される。図６は２つの２入力ＮＡＮＤ回路６を低電
源供給ラインＶSSを挟むように配置した例を示してい
る。図６において、実パターン５０を配置した後、低電
源供給ラインＶSSと接続線５１との交差部分のコンタク
トホールを自動削除するとともに、高電源供給ラインＶ
SSと接続線５２との交差部分のコンタクトホールを自動
削除することにより、配置場所にセル配置可能となる。
【００２８】このように、本実施例では予め各セルにつ
いて１つの実パターンを用意するだけでよいため、実パ
ターン数を低減できるとともに、実パターン作成に要す
る工数を削減できる。又、本実施例においても、電源供
給に制約があるにもかかわらず、セルの配置を自由に行
うことができる。
いて１つの実パターンを用意するだけでよいため、実パ
ターン数を低減できるとともに、実パターン作成に要す
る工数を削減できる。又、本実施例においても、電源供
給に制約があるにもかかわらず、セルの配置を自由に行
うことができる。
【００２９】
【発明の効果】以上詳述したように、本発明によれば、
電源供給の制約があるにもかかわらずセルの配置を自由
に行うことができる優れた効果がある。
電源供給の制約があるにもかかわらずセルの配置を自由
に行うことができる優れた効果がある。
【図１】第１実施例の実パターンを示すレイアウト図で
ある。
ある。
【図２】図１の実パターンを用いたレイアウト図であ
る。
る。
【図３】第２実施例の実パターンを示すレイアウト図で
ある。
ある。
【図４】図３の実パターンを用いたレイアウト図であ
る。
る。
【図５】第３実施例の実パターンを示すレイアウト図で
ある。
ある。
【図６】図５の実パターンを用いたレイアウト図であ
る。
る。
【図７】本発明で使用するゲートアレイのバルク構成図
である。
である。
【図８】２入力ＮＡＮＤ回路を示す論理図である。
【図９】図８の２入力ＮＡＮＤ回路の回路図である。
【図１０】従来のゲートアレイのバルク構成図である。
【図１１】従来の実パターンを示すレイアウト図であ
る。
る。
２１ 基本セル ２２ ＰＭＯＳトランジスタ ２３ ＮＭＯＳトランジスタ ３０，４０，５０ 実パターン ３１，３２ 接続線 ３３ 内部配線 ＶDD 高電源供給ライン ＶSS 低電源供給ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 G06F 17/50 H01L 21/82
Claims (3)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとを互いに隣接させて構成した基本セルが半導体
基板上に敷き詰められ、高電源供給ライン及び低電源供
給ラインが交互に基本セルの両トランジスタに沿うよう
に各基本セル間に形成される半導体装置にセルの実パタ
ーンを配置するようにした半導体装置の製造方法であっ
て、 予め各セルに対して前記高電源供給ラインとのコンタク
トホールを含む第１の接続線、低電源供給ラインとのコ
ンタクトホールを含む第２の接続線及び内部配線からな
り、所定の電源供給ラインを挟んで配置した場合に線対
称となる関係の実パターンを複数用意し、各セルの配置
場所で決まる電源の位置関係に応じて所定の実パターン
を配置するようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項２】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとを互いに隣接させて構成した基本セルが半導体
基板上に敷き詰められ、高電源供給ライン及び低電源供
給ラインが交互に基本セルの両トランジスタに沿うよう
に各基本セル間に形成される半導体装置にセルの実パタ
ーンを配置するようにした半導体装置の製造方法であっ
て、 予め各セルに対して前記高電源供給ラインから低電源供
給ラインまで延び、かつ、高電源供給ラインに接続され
る第３の接続線、低電源供給ラインに接続される第４の
接続線及び内部配線からなる実パターンを１つ用意し、
各セルの配置場所に所定の実パターンを配置した後、高
電源供給ラインと第３の接続線とのコンタクトホール及
び低電源供給ラインと第４の接続線とのコンタクトホー
ルを配置するようにしたことを特徴とする半導体装置の
製造方法。 - 【請求項３】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとを互いに隣接させて構成した基本セルが半導体
基板上に敷き詰められ、高電源供給ライン及び低電源供
給ラインが交互に基本セルの両トランジスタに沿うよう
に各基本セル間に形成される半導体装置にセルの実パタ
ーンを配置するようにした半導体装置の製造方法であっ
て、 予め各セルに対して前記高電源供給ラインから低電源供
給ラインまで延び、かつ、高電源供給ライン及び低電源
供給ラインとのコンタクトホールを含む第５，第６の接
続線と内部配線からなる実パターンを１つ用意し、各セ
ルの配置場所に所定の実パターンを配置した後、低電源
供給ラインと第５の接続線とのコンタクトホール及び高
電源供給ラインと第６の接続線とのコンタクトホールを
削除するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858892A JP3148399B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
| US08/124,702 US5618744A (en) | 1992-09-22 | 1993-09-22 | Manufacturing method and apparatus of a semiconductor integrated circuit device |
| US08/748,534 US6035111A (en) | 1992-09-22 | 1996-11-13 | Manufacturing method and apparatus of a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858892A JP3148399B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112448A JPH06112448A (ja) | 1994-04-22 |
| JP3148399B2 true JP3148399B2 (ja) | 2001-03-19 |
Family
ID=17322348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25858892A Expired - Fee Related JP3148399B2 (ja) | 1992-09-22 | 1992-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148399B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10260785B4 (de) * | 2002-12-23 | 2005-04-21 | Daimlerchrysler Ag | Nutzfahrzeug, insbesondere Lastkraftwagen |
| US11290109B1 (en) * | 2020-09-23 | 2022-03-29 | Qualcomm Incorporated | Multibit multi-height cell to improve pin accessibility |
-
1992
- 1992-09-28 JP JP25858892A patent/JP3148399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112448A (ja) | 1994-04-22 |
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