JPS6124250A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6124250A
JPS6124250A JP14553784A JP14553784A JPS6124250A JP S6124250 A JPS6124250 A JP S6124250A JP 14553784 A JP14553784 A JP 14553784A JP 14553784 A JP14553784 A JP 14553784A JP S6124250 A JPS6124250 A JP S6124250A
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wiring
cell groups
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Terumoto Nonaka
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、大規模な半導体集積回路装置（以下ではＬ
ＳＩと略称する）に関し、標準セル方式のフルカスタム
ＬＳＩにおいて汎用論理ゲート構成用の基本セルを設け
たことによシ仕様変更に効率的に対処できるようにした
ものである。
〔従来の技術、〕
従来、６綽のシステムを構築するにあたっては、第２図
に示すような種々の方式が用いられていた。
これらのうちで、任意の論理が実現できるカスタムＬＳ
Ｉは、ＰＬＡ（プログラマゾル・ロジック中アレイ）、
ゲートアレイ、標準セル方式及びマニュアル設計のもの
である。
ＰＬＡ及びゲートアレイは、セミカスタムＬＳＩと呼ば
れ、マスタスライスを用いて最終工程（配線工程）のみ
変えて所望の論理を実現するものであり、標準セル方式
及びマニュアル設計のものは、フルカスタムＬＳＩと呼
ばれ、工程の最初から仕様に合わせて製造されるもので
ある。
ここで、標準セル方式とは、トランジスタ、抵抗等の複
数の回路素子を含むカウンタ等の所望の論理機能を有す
る標準セルをコンピュータのライブラリにあらかじめ登
録しておき、半導体テンノ全体のレイアウトにあたって
は、ライブラリ中の標準セルを自動的に配置設゛計（複
数の標準セルをチップ内の適宜位置に配置するための設
計作業）及び配線設計（標準セル間を配線するための設
計作業）を実行するものである。
次の表は、いくつかの比較項目について、マニュアル設
計と、標準セル方式と、ゲートアレイとを比較して優劣
評価を与えた結果を示すものであこの表において、ｘ印
は不良を、○印は良好を、◎印は優良ケそれぞれ示し、
これによれば、標準セル方式の利点が明らかである。こ
の中で、特にゲートアレイとの比較を詳細に説明する。
ゲートアレイでは、汎用性のある基本ゲートの組み合せ
で通常マクロセルと呼ばれる論理ブロックを構成する。
一方、標準セル方式では、セルは個々に特定の機能しか
もたないので内部で使われるゲートは最小限ですみ、例
えば同一のフリップフロップを構成するにも占有面積が
小さくなる。また、標準セルとしてＲＡＭ（ランダム・
アクセス・メモリ）、ＲＯＭ（リード・オンリイ・メモ
リ）、ＰＬＡ等も用意でき、機能の自由度が大きい。さ
らに、ゲート数に制約がなく、必要ゲート数でチップを
構成できる。その上、特性についても釉々の速度や電流
駆動能力を実現でき、場合によってはシュミット・トリ
ガ回路等のバッファも実現可能である。なお、ＰＬＡに
ついては、上記の表に示してないが、集積度や機能に制
約が多く、大規模化には不向きであることがわかってい
る。
〔発明が解決しようとする問題点〕
標準セル方式のフルカスタムＬＳＩは、前掲表に示した
ように多くの利点を有するものであるが、最初に設計し
た仕様の論理やタイミングを容易に変更できないという
問題点がある。
近年、機器の開発ケ短期間で終える必要性が高まり、暫
定仕様でカスタムＬＳＩＹ開発し、最終的に論理やタイ
ミングの仕様を変更することが要望きれている。
ところが、上記した標準セル方式のフルカスタムＬＳＩ
″″ｃは、このような要望に十分応えることができなか
った。すなわち、論理、タイミング等の仕様の変更をす
るには、設計変更乞行女い、工程の最初から再度製造し
なければならない。しかし、このような対策には、開発
期間及び開発費の増大等の困雛な問題がある。
〔問題点を解決するたぬの手段〕
この発明は、上記した問題点を解決するためになされた
ものであって、コ”ンビュータによる自動配置・配線設
計ケ可能にすべく複数の標準セル群を半導体チップの一
主表面に形成して成る半導体集積回路装置（標準セル方
式のフルカスタムＬＳＩ）において、該一主表面には少
ガくとも１つの徴とするものである。
ここで、汎用論理ゲートとは、通常のゲートアＶイで基
本ゲートとして用いられている汎用性のある論理ゲート
であって、例えば４ＮＡＮＤとして使用される第３図の
ような１人力４出力のゲートＧＴである。このようなグ
ー６フ２個（ＧＴｌ及びＧＴ２）第４図のように組合わ
せると、第５図のようなＲ−Ｓフリツプフロップを実現
することができる。そして、この発明でいう汎用論理ゲ
ート構成用の基本セルは、トランジスタ、ダイオード、
抵抗等の複数の回路素子を含むもので、事後配線可能な
ように半導体チップに形成されるものである。すなわち
、半導体チップに基本セルを形成した後、基本セル内の
回路素子ヶ適宜配線すると、汎用論理ゲートが構成され
るものである。
〔作用〕
上記のように、半導体チップの一主表面に標準セル群に
関して汎用論理ゲート構成用の基本セルを設けると、基
本セルを標準セルの代用又は補助に用いることができる
ので、配線部のみの変更で論理やタイミングの変更を簡
単に実行することができ、暫定仕様でＬＳＩ開発を行彦
い、後の変更が最終工程のみで可能となる。特に、バイ
ポーラＬＳＩやＳ　ＩＴ（静電誘尋トランジスタ）ＬＳ
Ｉでは、動作速度は素子自体の遅延が支配的中、配線の
長さへの依存が少ないので、配線部の変更によって動作
速度が低下したりすることが少なく、効果的にこの発明
を実施することができる。
〔実施例〕
第１図（ａ＋は、この発明の一実施例による標準セル方
式のＬＳＩチップにおけるセル配置を示すものである。
長方形状の半導体チップ１０の一主表面には、チップの
四辺に沿って人出力バッファ構成用の標準セル群Ａｌ、
Ａ２・・・、Ｂｌ、Ｂ２・・・、Ｃ１，Ｃ２・・・、Ｄ
Ｉ、Ｄ２・・・が形成嘔れると共に、これらの標準セル
群の内側には各種の論理機能ブロックを構成するための
標準セル群Ｅ、Ｆｌ−Ｆ４が形成されている。また、標
準セル群Ｆ２、Ｆ３及びＦ４の近傍で標準セルが配置さ
れてなく且つ配線等に使用しない空いた部分には汎用論
理ゲート構成用の基本セルＧ１１、Ｇ１２、Ｇ１３及び
Ｇｌ／１が図示の如く形成されている。
各標準セル及び各基本セルに含まれるトランジスタ、ダ
イオード、抵抗等の回路素子は、配線の前工程まで通常
の被膜形成、ホ）　ＩＪソグラフイ、不純物導入等の処
理により形成きれる。この時のレイアウトは、コンピュ
ータのライブラリに登録した標準セル乞用いて自動的に
配置・配線設計で行なわれる。この後、その設計結果に
対して仕様変更に応じた修正を加え、所望の最終的な配
線パターンを得る。この後は、配線用金属の被着及びホ
トリソグラフィ処理により最終的々配線パターンにした
がってセル内配線及びセル間配線ケ形成して所望の論理
機能ケ実現する。
第１図（ｂｌは、この発明の他の実施例によるセル配置
７示すもので、第１図（ａｌにおけると同様な部分には
同様な符号ケ付して詳細な説明〉省略する。
第１図（ｂｌの実施例の特徴は、空いた部分にではなく
、標準セル群Ｆ１〜Ｆ４の適宜の個所に汎用論理ゲート
構成用の基本セルＧ２］〜Ｇ２５）ｉ配置したことであ
り、このようにすると、第１図（ａ）の場合に比べて設
計変更に際して配線上の制約が少ない利点がある。
〔発明の効果〕
以上のように、この発明によれば、半導体チップの一主
表面に標準セル群に関して汎用論理ゲート構成用の基本
セルを形成したので、配線部のみの変更で簡単に論理、
タイミング等の仕様変更乞達成できる。このため、暫定
仕様でのＬＳＩ開発が可能となり、開発期間及び開発費
用を大幅に削減することができる。
また、汎用論理ゲート構成用の基本セ／ｌ／乞付加する
だけであるため、従来あ標準セル方式の製造工程やコン
ピュータ処理に若干の変更乞加えるたけ、で簡単に実施
でき、ゲートアレイと比較しても標準セル方式の利点は
依然として保持しているものである。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）は、この発明の異なる実施例に
よるセル配置を示す半導体チップの上面図、第２図は、
システム構築の分類を示す図表、第３図は、汎用論理ゲ
ートの一例を示す図、第４図は、第３図のゲートを２個
用いたＲ−Ｓフリツプフロツプの回路図、 第５図は、第４図のフリップフロップの等価回路図であ
る。 １０・・・半導体チップ、ＡＩ、Ａ２．Ｂｌ、Ｂ２゜Ｃ
Ｉ、Ｃ２，ＤＩ、Ｂ２．Ｅ、Ｆｌ〜Ｆ４・・・標準セル
群、Ｇ１１〜Ｇ１４．Ｇ２］〜Ｇ２５・・・基本セル。

Claims (1)

    【特許請求の範囲】
  1. 　コンピュータによる自動配置・配線設計を可能にすべ
    く複数の標準セル群を半導体チップの一主表面に形成し
    て成る半導体集積回路装置において、前記一主表面には
    少なくとも１つの標準セル群に関して汎用論理ゲート構
    成用の基本セルを形成したことを特徴とする半導体集積
    回路装置。
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