JPS61140215A - Pulse generating circuit - Google Patents

Abstract

PURPOSE:To obtain pulse outputs of fixed time width by continuing output of specified state of a flip-flop for a period determined by a specific number of clock pulses that passed an inhibit circuit. CONSTITUTION:Clock pulse are inputted to a counter 12 through an inhibit circuit 11 and output 13 of the counter 12 is inputted to the reset terminal of an RS type flip-flop 15. Output 16 of the flip-flop 15 is outputted as output pulse of the circuit, and at the same time, acts as a control signal 16a of an inhibit circuit 13. When output 16 of the flip-flop 15 is 'H', the inhibit circuit 11 passes the clock pulse, and checks when the output is 'L'. As the period in which output 16 is 'H' corresponds to a period in which specified number of clock pulses are inputted, the time can be determined exactly.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一定時Ｉ′ＳＪＪ幅の単一パルス発生回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a single pulse generating circuit having a constant I'SJJ width.

〔従来の技術〕[Conventional technology]

従来−この樵のパルス発生回路としては、単安定マルチ
バイブレータおよびシフトレジスタ・バイナリカウンタ
などを利用したものが知られている。単安定マルチバイ
ブレータは外付は容量が必要であり、ま之時間精度がよ
くない■シフトレジスタは、分解能を上げようとすると
、クロック用波数を高くし段数をふやさねばならない０
バイナリカウンタの礪会には、段数は少なくて丁み、ま
た分解能も周波数全高くすることで高くなる。Conventional Pulse generating circuits are known to utilize monostable multivibrators, shift registers, binary counters, and the like. A monostable multivibrator requires external capacitance, and its time accuracy is poor. ■If you want to increase the resolution of a shift register, you must increase the number of clock waves and increase the number of stages.
When using a binary counter, the number of stages is small, and the resolution can be increased by increasing the overall frequency.

バイナリカウンタｔ−便用し友回路の従来例を第４図に
示す。スタートスイッチ５をオンにすると７リツプフロ
ツグ２の出力Ｑが’Ｈ”　ＩＣなり、カウンタ１は入力
されるクロックパルスのカウントを始める。−足載カウ
ントするとカウンタ出力１ａ　　がフリップフロップ２
をクリアする。A conventional example of a companion circuit using a binary counter is shown in FIG. When the start switch 5 is turned on, the output Q of the flip-flop 2 becomes 'H' IC, and the counter 1 starts counting the input clock pulses.
Clear.

これによって７リツプフロツプ２の出力はＮ　Ｌ　＋＋
になタカウンタ１はカウントを中止する０フリツグ７０
ツブ２の出力が“Ｈ′である期間はクロック周波数およ
びカウント数により正確にきめられ、一定時間幅のパル
ス出力が得られる・しかし、上記の従来例では、カウン
タ１がカウントして込ないときでも、クロックパルスが
入カレ、カウンタ１の各段に周期的にクロックパルスが
印加されているので、を力を消費している。また、出力
パルス幅はクロック周波数が一定の場合にカラ／り１の
カウント数でき１り外部から任意に自由に設定できない
。As a result, the output of 7 lip-flop 2 becomes N L ++
Nata counter 1 stops counting 0 flip 70
The period during which the output of knob 2 is "H" is accurately determined by the clock frequency and the count number, and a pulse output with a constant time width can be obtained. However, in the above conventional example, when counter 1 does not count, However, since the clock pulse is input and the clock pulse is periodically applied to each stage of counter 1, power is consumed.Also, when the clock frequency is constant, the output pulse width is The count number is 1 and cannot be set arbitrarily from the outside.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明の目的は、上記の欠点を除去し、スタンドバイ時
の消費電力を抑制し、まｔ外部制御信号により出力パル
ス幅を自由に設定できるパルス発生回路を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a pulse generation circuit which eliminates the above-mentioned drawbacks, suppresses power consumption during standby, and allows the output pulse width to be freely set using an external control signal.

〔問題点全解決する之めの平膜〕 本発明のパルス発生回路は、フリップフロップの出力に
より制御され、グロックパルスを通過もしくは阻止する
抑止回路と１通過したクロックパルスをカウントするカ
ウンタと、該カンタの出力により状態がきまる前記フリ
ップフロップとを具備し、前記フリップフロップの特定
状態の出力が前記抑止回路を通過したクロックパルスの
特定数によってきまる期間だけ継続し、一定時間幅の単
一のパルスとして出力されるものである。[A flat film aimed at solving all problems] The pulse generating circuit of the present invention is controlled by the output of a flip-flop, and includes an inhibiting circuit that passes or blocks the clock pulse, a counter that counts the number of clock pulses that have passed, and a counter that counts the number of clock pulses that have passed. the flip-flop whose state is determined by the output of the counter; the output of the flip-flop in a specific state continues for a period determined by a specific number of clock pulses that have passed through the inhibit circuit, and the output is a single pulse of a constant time width; This is what is output as.

出力パルス幅を外部から自由に設定する場合には、カウ
ンタを、クロックパルスをカウントする計数部と、該計
数のカウント出力と外部設定値との一致を検出する一致
回路とから構成し、前記一致回路の出力全カウンタの出
力とする０〔作　　用〕 本発明におりては、カウンタの出力によって、クリップ
フロップの状態が決定し、その状態の出力によって抑止
回路が制御される関係にある。When the output pulse width is freely set externally, the counter is composed of a counting section that counts clock pulses, and a matching circuit that detects a match between the count output and an external setting value, and 0 [Function] In the present invention, the state of the clip-flop is determined by the output of the counter, and the inhibiting circuit is controlled by the output of the state.

いま初期設定として、カウンタをクリアし、クリップ７
０ツブをかりに”Ｉ（″とすることで、このフリップフ
ロップの出力により抑止回路が通過状態になジ入力され
るクロックパルスのカウントを始めるものとする◇所定
のカウント数になると、カウンタの出力によって）ＩＪ
−ッグ７０ッグは°Ｌ″になる。このとき抑止回路はり
ａツクパルスを阻止するのでカウンタはカラントラ中止
する。クリップ７コツプの出力の°’Ｈ”であを期間、
すなわち本発明の出力パルスの時間幅は、正しくカウン
ト数とクロック周波数できまる。スタンドバイ時には、
抑止回路によりクロックパルスは阻止されてｂるので、
カウンタの周期的動作はなく消費電力が極めて少ない〇
〔実　施　例〕 本発明の実施例につき図面を参照して説明する。第１図
において、クロックパルスは抑止回路１１ヲ経てカウン
タ１２に入力し、カウンタ１２の出力１３ばＲ８型のフ
リップフロップ１５のリセット端子に入力する。フリッ
プフロップ１５の出力１６ハ本回路の出力パルスとして
出力されるとともに、抑止回路１３０制＠Ｊ倍号１６ａ
ともなっている。抑止回路１１ハフリツプフロツプ１５
の出力１６が”Ｈ″のときクロックパルスを通過させ、
”Ｌ″のとき阻止するものとする。Now, as an initial setting, clear the counter and set clip 7.
By setting "I(") at 0, the output of this flip-flop puts the inhibit circuit in the pass state and starts counting the input clock pulses. ◇When the predetermined count number is reached, the output of the counter by) IJ
-G 70 becomes °L". At this time, the inhibit circuit blocks the a-clock pulse, so the counter stops running. The output of Clip 7 is "H" for a period of
In other words, the time width of the output pulse of the present invention is accurately determined by the count number and clock frequency. During standby,
Since the clock pulse is blocked by the suppression circuit,
There is no periodic operation of the counter and the power consumption is extremely low. [Embodiment] An embodiment of the present invention will be described with reference to the drawings. In FIG. 1, the clock pulse is input to the counter 12 via the inhibit circuit 11, and the output 13 of the counter 12 is input to the reset terminal of the R8 type flip-flop 15. The output 16 of the flip-flop 15 is output as the output pulse of the main circuit, and the suppression circuit 130 @J double number 16a
It is also accompanied by Inhibition circuit 11 flip-flop 15
When the output 16 of is "H", the clock pulse is passed,
It shall be blocked when it is "L".

外部からトリガパルス１４が入力して、この回は動作を
始める。カウンタ１２ハクリアされ、クリップフロップ
１５はセットされ出力１６がＨ１′となる。このとき抑
止回路１１ｉ”ｊ制御信号１６ｍによってクロックパル
スを通過させるようになる。A trigger pulse 14 is input from the outside, and the operation starts this time. The counter 12 is cleared, the clip-flop 15 is set, and the output 16 becomes H1'. At this time, the clock pulse is allowed to pass by the inhibit circuit 11i''j control signal 16m.

以後カウンタ１２はカウントを継続し、所定のカウント
値になると、出力１３ヲ出力する◇この出力１３によっ
て７リツプ７０ツブ１５はリセットされ出力１６はＭ　
Ｌ　＋＋になり、抑止回路１１は再びクロックパルスを
阻止する。出力１６が７Ｈ″の期間は丁度クロックパル
スが所定数入力された期間になるので、その時間を正確
に定めることができるＯ 次に第２の実施例として、外部制＃信号によジカウンタ
の出力するカウント値を任意に設定できる回路を説明す
る。第２図（、）が回路ブロック図であって、第１図と
異なる点は、カウンタ２０が計数部２１と一致回路２４
とから構成されていることである。Thereafter, the counter 12 continues counting, and when it reaches a predetermined count value, it outputs the output 13 ◇This output 13 resets the 7 lip 70 knob 15, and the output 16 becomes M
L++, and the inhibit circuit 11 blocks the clock pulse again. Since the period in which the output 16 is 7H'' is exactly the period in which a predetermined number of clock pulses are input, that time can be determined accurately. A circuit that can arbitrarily set the count value to be calculated will be explained. FIG.
It is composed of.

第２図（ｂ）は一致回路２４の１例を示すものである。FIG. 2(b) shows an example of the coincidence circuit 24. In FIG.

計数部２１が４段の７リツプ７０ツブとしその並列出力
ビット２２ｔ？外部からの４ビツトの設定値２５と比較
し一致したときにＡＮＤ回路２４５は１’１Ｈ１１とな
る。この出力がカウンタ２０の出力２０ａであって、フ
リッグ７０ツブ１５ヲリセットする。The counting section 21 has 4 stages of 7 lips and 70 pieces, and its parallel output bits are 22t? It is compared with the external 4-bit set value 25, and when they match, the AND circuit 245 becomes 1'1H11. This output is the output 20a of the counter 20, and resets the flip 70 knob 15.

図では、外部設定値は５°゛であるが、任意の値を設定
することにより、フリップ７０ツグ１５の出力１６が“
Ｈ″である期間を自由にきめられる。In the figure, the external setting value is 5°, but by setting an arbitrary value, the output 16 of the flip 70 toggle 15 becomes “
You can freely decide the period during which the status is H''.

上記の実施例ではクリップフロップ１５として８Ｓ型金
柑いているが、他の型のクリップフロップを用いること
ができるのはいうまでもない。In the above embodiment, an 8S-type kumquat is used as the clip-flop 15, but it goes without saying that other types of clip-flops can be used.

第３図はＤｆｆｉ７１Ｊツブフロッグ２５を便用し之と
きの、その部分の結線全図示しである０第３図（、Ｊで
は入力としてＶＤＤ　ｋ　”Ｈ”として設定すれば、ト
リガパルス１４が人力されると出力１６が°Ｈ″となる
。第５図（ｂ）では入力端子をグランドして″びとすれ
ば、トリガ信号１４が人力されると出力１６は”Ｈ″と
なる０どちらの回路もカウンタにの出力１３が′「にな
ったときに出力１６が＋＋　Ｌ　１１“になム〔発明の
効果〕 以上、詳しく説明し友ように、本発明の回路はトリガパ
ルスによってカウンタがクリアされ、フリップ７０ツブ
が特定の状態に例えばｌ＋Ｈ″に設定されるとともに、
クロックパルスが抑止回路を通過し、カウンタがカラン
ｌ−？始める。所定のカウントｆ［ｉＣなるとカウンタ
の出力によりフリップフロッグは＋＋　Ｌ　＋＋になる
０それ以後抑止回路によりクロックパルスは阻止される
ので、カウンタは動作せず、クリップフロップはその１
＼の状態でｈる０フリツプ７０ツブの１Ｈ″である期間
が出力パルスの時間幅になるので、極めて分解能の痛い
単一のパルス発生回路が得られる。抑止回路はパルス発
生期間のみクロックパルスを通過させるので、スタンド
バイ時にカウンタは動作していないから極めて低消費電
力となる０１７ｔカウンタは、外部から設定ビットを人
力して、この設定値ビットとカウンタの計数部出力のビ
ットとが一致すを際に出力をするようにすることで、任
意にカウンタのカウント値をきめ、出力パルス幅を変え
ることができる。Figure 3 shows the complete wiring diagram of that part when using the Dffi71J tube frog 25. Then, the output 16 becomes ``H''. In Fig. 5(b), if the input terminal is grounded, the output 16 becomes ``H'' when the trigger signal 14 is input manually. When the output 13 to the counter becomes ``, the output 16 becomes ++ L 11'' [Effects of the Invention] As described above in detail, the circuit of the present invention clears the counter by a trigger pulse, When the flip 70 knob is set to a specific state, for example l+H'',
The clock pulse passes through the inhibit circuit and the counter clocks l-? start. When the predetermined count f[iC is reached, the flip-flop becomes ++ L ++ due to the output of the counter.0 After that, the clock pulse is blocked by the inhibit circuit, so the counter does not operate and the clip-flop becomes ++ L ++.
Since the period of 1H'' of h0 flip 70 in the state of \ is the time width of the output pulse, a single pulse generation circuit with extremely high resolution can be obtained. The 017t counter has extremely low power consumption because the counter is not operating during standby.The 017t counter manually sets the setting bits from the outside and makes sure that the set value bits and the counter output bits match. By outputting at the same time, the count value of the counter can be arbitrarily determined and the output pulse width can be changed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図、第２図は本発明の実施例の回路ブロック図、第
３図は実施例においてフリップフロップ？Ｄ型フリップ
フロップした部分を図示した図、第４図は従来例のブロ
ック図である。 １１・・・抑止回路、　　　　１２・・・カウンタ、１
５・・・　フリップフロップ、 ２０・・・　カウンタ、　　　　２１・・・計数部、２
４・・・一致回路、　　　　２３・・・設定値、２２・
・・　計数部の並列出力ビット。 特許出願人　　日本電気株式会社 第　１　因 第　４　図 第　２　ｍ 第　３　図1 and 2 are circuit block diagrams of an embodiment of the present invention, and FIG. 3 is a flip-flop circuit diagram in the embodiment. FIG. 4, which is a diagram illustrating a D-type flip-flop, is a block diagram of a conventional example. 11... Suppression circuit, 12... Counter, 1
5... Flip-flop, 20... Counter, 21... Counting section, 2
4... Matching circuit, 23... Setting value, 22.
... Parallel output bit of the counting section. Patent Applicant: NEC Corporation No. 1 Cause No. 4 Figure 2 m Figure 3

Claims (2)

【特許請求の範囲】[Claims] （１）フリップフロップの出力により制御され、クロッ
クパルスを通過もしくは阻止する抑止回路と、通過した
クロックパルスをカウントするカウンタと、該カウンタ
の出力により状態がきまる前記フリップフロップとを具
備し、前記フリップフロップの特定状態の出力が前記抑
止回路を通過したクロックパルスの特定数によつてきま
る期間だけ継続し、一定時間幅の単一のパルスとして出
力されることを特徴とするパルス発生回路。(1) The flip-flop is controlled by the output of the flip-flop, and includes an inhibition circuit that passes or blocks clock pulses, a counter that counts the passed clock pulses, and the flip-flop whose state is determined by the output of the counter. A pulse generating circuit characterized in that the output of a specific state of the pulse continues for a period determined by the specific number of clock pulses that have passed through the suppression circuit, and is output as a single pulse with a constant time width. （２）前記第１項のカウンタがクロックパルスをカウン
トする計数部と、該計数部のカウント出力と外部設定値
との一致を検出する一致回路とからなり、前記一致回路
の出力をカウンタの出力とする特許請求の範囲第１項記
載のパルス発生回路。(2) The counter in the first term consists of a counting section that counts clock pulses, and a matching circuit that detects a match between the count output of the counting section and an external setting value, and the output of the matching circuit is used as the output of the counter. A pulse generating circuit according to claim 1.