JPH0752824B2 - Integrated circuit - Google Patents
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- JPH0752824B2 JPH0752824B2 JP62061707A JP6170787A JPH0752824B2 JP H0752824 B2 JPH0752824 B2 JP H0752824B2 JP 62061707 A JP62061707 A JP 62061707A JP 6170787 A JP6170787 A JP 6170787A JP H0752824 B2 JPH0752824 B2 JP H0752824B2
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は複数のパルス幅変調回路を持つ集積回路に関
する。TECHNICAL FIELD The present invention relates to an integrated circuit having a plurality of pulse width modulation circuits.
[従来の技術] 複数のパルス幅変調回路を持つ従来の集積回路において
は、第3図に示すように、各パルス幅変調回路内のデー
タバッファ12,13の内容と分周カウンタ11,14のカウント
値との一致が一致回路15,16により検出され、この一致
信号が1ビットのラッチ17,18に送られる。この場合
に、データバッファ12,13の内容と分周カウンタ11,14の
カウント値との一致を検出するために、データバッファ
12,13毎に分周カウンタ11,14と一致回路15,16とが用意
されている。[Prior Art] In a conventional integrated circuit having a plurality of pulse width modulation circuits, as shown in FIG. 3, the contents of the data buffers 12 and 13 in each pulse width modulation circuit and the frequency division counters 11 and 14 are divided. The coincidence with the count value is detected by the coincidence circuits 15 and 16, and the coincidence signal is sent to the 1-bit latches 17 and 18. In this case, in order to detect the match between the contents of the data buffers 12 and 13 and the count values of the frequency division counters 11 and 14,
Frequency division counters 11 and 14 and coincidence circuits 15 and 16 are prepared for 12 and 13 respectively.
[発明が解決しようとする問題点] 上述した従来の集積回路では、1つのデータバッファに
対して、1つの分周カウンタ及び1つの一致回路が必要
であるため、パルス幅変調回路の数だけ分周カウンタ及
び一致回路を必要とする。このため、全体の回路素子数
が増え、結果として集積回路のチップ面積が大きくなっ
てしまうという問題点がある。[Problems to be Solved by the Invention] In the above-described conventional integrated circuit, one division counter and one coincidence circuit are required for one data buffer, so that the number of pulse width modulation circuits is equal to the number of pulse width modulation circuits. Requires a round counter and matching circuit. Therefore, there is a problem that the total number of circuit elements increases, and as a result, the chip area of the integrated circuit increases.
本発明はかかる事情に鑑みてなされたものであって、回
路素子数の増加を回避しつつ複数のパルス幅変調回路を
有することができ、チップ面積を小さくすることができ
る集積回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides an integrated circuit that can have a plurality of pulse width modulation circuits while avoiding an increase in the number of circuit elements and can reduce the chip area. With the goal.
[問題点を解決するための手段] この発明にかかる集積回路は、複数のパルス幅変調回路
について1つの分周カウンタと1つの一致回路との組合
わせを共有し、前記パルス幅変調回路を切換える切換回
路を有することを特徴とする。[Means for Solving the Problems] The integrated circuit according to the present invention shares a combination of one frequency division counter and one coincidence circuit for a plurality of pulse width modulation circuits and switches the pulse width modulation circuits. It is characterized by having a switching circuit.
[作用] この発明においては、切換回路により選択されたパルス
幅変調回路の内容と分周カウンタの内容とが一致回路で
比較される。そして、切換回路を切換えると、別のパル
ス幅変調回路の内容と分周カウンタの内容とが比較され
るから、複数のパルス幅変調回路について1組の分周カ
ウンタ及び一致回路を共有することができる。[Operation] In the present invention, the contents of the pulse width modulation circuit selected by the switching circuit and the contents of the frequency division counter are compared by the coincidence circuit. Then, when the switching circuit is switched, the contents of another pulse width modulation circuit and the contents of the frequency division counter are compared, so that one set of frequency division counter and coincidence circuit can be shared for a plurality of pulse width modulation circuits. it can.
なお、複数のパルス幅変調回路が、夫々、複数のビット
から構成されるデータバッファとこのデータバッファの
内容に応じたパルス幅の信号を出力する1ビットのラッ
チとを有する場合は、この1ビットのラッチを、データ
バッファの内容と分周カウンタの内容の一部との比較結
果に基いてリセットすることにより、出力パルス幅を制
御する。If each of the plurality of pulse width modulation circuits has a data buffer composed of a plurality of bits and a 1-bit latch that outputs a signal having a pulse width corresponding to the content of the data buffer, the 1-bit The output pulse width is controlled by resetting the latch of (1) based on the comparison result of the contents of the data buffer and a part of the contents of the frequency division counter.
[実施例] 次に、この発明の実施例について図面を参照して説明す
る。第1図はこの発明の実施例を示す回路図である。図
中1は分周カウンタであり、その最下位ビット(LSB)
の論理出力aに応じて切換回路7,8を制御することによ
り、データバッファ2,3の一方及び1ビット・ラッチ5,6
の一方を夫々選択する。ここで、切換回路7はトライス
テートバッファ7A〜7F及びインバータ7Gで構成され、切
換回路8はANDゲート8A,8B及びインバータ8Cで構成され
ている。分周カウンタ1の上位ビットb〜dは、一致回
路4において、切換回路7で選択されたデータバッファ
2又は3の出力と比較される。この一致回路4は、EXNO
Rゲート4A〜4C、NANDゲート4D及びインバータ4Eで構成
される。[Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention. In the figure, 1 is a frequency division counter, the least significant bit (LSB) of which
By controlling the switching circuits 7 and 8 in accordance with the logic output a of the
Select one of each. Here, the switching circuit 7 is composed of tristate buffers 7A to 7F and an inverter 7G, and the switching circuit 8 is composed of AND gates 8A and 8B and an inverter 8C. The upper bits b to d of the frequency division counter 1 are compared with the output of the data buffer 2 or 3 selected by the switching circuit 7 in the coincidence circuit 4. This matching circuit 4 is EXNO
It is composed of R gates 4A to 4C, a NAND gate 4D and an inverter 4E.
この比較の結果、データの一致が検出された場合には、
選択された1ビットラッチ5又は6がインバータ4Eの出
力hによりリセットされる。一方、分周カウンタ1の上
位ビットb〜dが全て“L"の場合には、NORゲートで構
成される全部“L"検出回路9の出力iにより、1ビット
ラッチ5,6は無条件でセットされる。これにより、デー
タバッファ2.3で夫々デューティ比が指定されたパルス
幅変調信号が1ビットラッチ5,6の出力A,Bとして得られ
る。If a data match is found as a result of this comparison,
The selected 1-bit latch 5 or 6 is reset by the output h of the inverter 4E. On the other hand, when all of the high-order bits b to d of the frequency division counter 1 are "L", the 1-bit latches 5 and 6 are unconditionally output by the output "i" of all "L" detection circuits 9 composed of NOR gates. Set. As a result, the pulse width modulation signals whose duty ratios are designated in the data buffer 2.3 are obtained as the outputs A and B of the 1-bit latches 5 and 6, respectively.
第2図は、データバッファ2,3に、夫々、“110"、“10
1"が格納されている場合における第1図中のa〜i及び
A,Bの信号のタイミング波形を示す。FIG. 2 shows that data buffers 2 and 3 have "110" and "10" respectively.
A to i and 1 in FIG. 1 when 1 "is stored
The timing waveforms of the A and B signals are shown.
第1図に示すように、分周カウンタ1は、第2図のパル
スa〜bを出力する。ここで、データバッファ切換回路
7により、分周カウンタ1の最下位ビット(LSB)の出
力aが“H"ではデータバッファ2の内容が選択され、出
力aが“L"ではデータバッファ3の内容が選択される。
切換回路7で選択されたデータは一致回路4において分
周カウンタ1の上位3ビットの出力信号b,c,dと比較さ
れる。そして分周カウンタ1の上位ビットb〜dと選択
されたデータバッファの各ビットがすべて一致した時、
一致回路4の出力hは“H"となる。更に、1ビットラッ
チ切換回路8により、データバッファを選択する出力a
が“H"では1ビットラッチ6が選択され、出力aが“L"
では1ビットラッチ5が選択される。よって、信号aが
“H",かつ信号hが“H"のときに1ビットラッチ6がリ
セットされ,信号aが“L",かつ信号hが“H"のときに
1ビットラッチ5がリセットされる。また、分周カウン
タ1の上位3ビットの出力信号b,c,dが全て“L"のと
き、この出力全部“L"が検出回路9により検出される。
そして、この検出回路9の出力iが“H"になると、信号
aの“L"又は“H"により、無条件に、夫々、1ビットラ
ッチ5又は6がセットされる。これにより1ビットラッ
チ5,6の各出力A,Bはデータバッファ2,3で指定された値
に対応したパルス幅変調信号となる。As shown in FIG. 1, the frequency division counter 1 outputs the pulses a to b shown in FIG. Here, the data buffer switching circuit 7 selects the contents of the data buffer 2 when the output a of the least significant bit (LSB) of the frequency division counter 1 is "H", and the contents of the data buffer 3 when the output a is "L". Is selected.
The data selected by the switching circuit 7 is compared with the output signal b, c, d of the upper 3 bits of the frequency dividing counter 1 in the coincidence circuit 4. When the high-order bits b to d of the frequency division counter 1 and each bit of the selected data buffer match,
The output h of the coincidence circuit 4 becomes "H". Further, the 1-bit latch switching circuit 8 outputs a to select a data buffer.
Is "H", 1-bit latch 6 is selected and output a is "L"
Then, the 1-bit latch 5 is selected. Therefore, the 1-bit latch 6 is reset when the signal a is "H" and the signal h is "H", and the 1-bit latch 5 is reset when the signal a is "L" and the signal h is "H". To be done. Further, when the output signals b, c, d of the upper 3 bits of the frequency division counter 1 are all "L", all the outputs "L" are detected by the detection circuit 9.
When the output i of the detection circuit 9 becomes "H", the 1-bit latch 5 or 6 is unconditionally set by "L" or "H" of the signal a, respectively. As a result, the outputs A and B of the 1-bit latches 5 and 6 become pulse width modulation signals corresponding to the values designated by the data buffers 2 and 3.
[発明の効果] 以上説明したように、この発明においては、切換回路が
複数のパルス幅変調回路を切換える。この場合に、分周
カウンタ1の最下位ビットの出力信号を複数のデータバ
ッファの1つを選択する制御信号として使用することが
できる。従って、複数のデータバッファが1つの分周カ
ウンタ及び1つの一致回路の組合せを共有するので全体
的な回路素子数を削減することができる。このため、集
積回路のチップ面積を小さくすることができる。As described above, in the present invention, the switching circuit switches the plurality of pulse width modulation circuits. In this case, the output signal of the least significant bit of the frequency division counter 1 can be used as a control signal for selecting one of the plurality of data buffers. Therefore, since the plurality of data buffers share the combination of one frequency dividing counter and one matching circuit, the total number of circuit elements can be reduced. Therefore, the chip area of the integrated circuit can be reduced.
第1図はこの発明の実施例を示す回路図、第2図は第1
図のデータバッファ2,3に夫々“110",“101"が格納され
ている場合の第1図中各信号のタイミング波形を示す
図、第3図は従来の集積回路を示す回路図である。 1;分周カウンタ、2,3;データバッファ、4;一致回路、5,
6;1ビットラッチ、7;データバッファ切換回路、8;1ビッ
トラッチ切換回路、9;検出回路、a,b,c,d;分周カウンタ
出力(うちaはパルス幅変調回路切換信号)、e,f,g;分
周カウンタバッファの各ビットの一致信号、h;分周カウ
ンタとデータバッファとの一致信号、i;分周カウンタ出
力全部“L"検出信号、A,B;パルス幅変調信号FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a diagram showing a timing waveform of each signal in FIG. 1 when “110” and “101” are stored in the data buffers 2 and 3, respectively, and FIG. 3 is a circuit diagram showing a conventional integrated circuit. . 1; division counter, 2, 3; data buffer, 4; match circuit, 5,
6; 1-bit latch, 7; data buffer switching circuit, 8; 1-bit latch switching circuit, 9; detection circuit, a, b, c, d; frequency division counter output (of which a is a pulse width modulation circuit switching signal), e, f, g: Matching signal of each bit of the frequency dividing counter buffer, h: Matching signal of frequency dividing counter and data buffer, i: All "L" detection signals of frequency dividing counter output, A, B: Pulse width modulation signal
Claims (3)
回路の出力が接続された一致回路と、それぞれの出力が
選択的に前記一致回路の他の入力に接続されるべき第1
及び第2のデータバッファと、前記第1及び第2のデー
タバッファの出力と前記一致回路の他の入力との間に接
続され、制御信号に応じて前記第1及び第2のデータバ
ッファの一方の出力を前記一致回路の他の入力に接続す
る切替回路とを有する集積回路。1. A counter circuit, a matching circuit having one input connected to the output of the counter circuit, and a first output to be selectively connected to another input of the matching circuit.
And a second data buffer, and one of the first and second data buffers connected between the outputs of the first and second data buffers and the other input of the matching circuit, in accordance with a control signal. A switching circuit for connecting the output of the same to the other input of the matching circuit.
信号として前記切替回路に出力し、前記下位ビットを除
く上位ビットを前記一致回路に出力し、前記一致回路は
前記第1のデータバッファの出力と前記上位ビット、ま
たは前記第2のデータバッファと前記上位ビットとを選
択的に比較し一致を検出することを特徴とする特許請求
の範囲第1項記載の集積回路。2. The counter circuit outputs the lower bits as the control signal to the switching circuit, outputs the upper bits excluding the lower bits to the matching circuit, and the matching circuit outputs the first data buffer. 2. The integrated circuit according to claim 1, wherein a match is detected by selectively comparing the upper bit or the upper bit or the second data buffer with the upper bit.
第2の出力バッファを更に有し、前記第1及び第2の出
力バッファは前記制御信号に応じて前記一致回路の出力
を選択的に保持し出力することを特徴とする特許請求の
範囲第1項記載の集積回路。3. A first and second output buffer connected to the output of the matching circuit, wherein the first and second output buffers select the output of the matching circuit according to the control signal. The integrated circuit according to claim 1, wherein the integrated circuit holds and outputs the data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061707A JPH0752824B2 (en) | 1987-03-16 | 1987-03-16 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061707A JPH0752824B2 (en) | 1987-03-16 | 1987-03-16 | Integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63227114A JPS63227114A (en) | 1988-09-21 |
JPH0752824B2 true JPH0752824B2 (en) | 1995-06-05 |
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ID=13178973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62061707A Expired - Fee Related JPH0752824B2 (en) | 1987-03-16 | 1987-03-16 | Integrated circuit |
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Country | Link |
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JP (1) | JPH0752824B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0482412A (en) * | 1990-07-25 | 1992-03-16 | Matsushita Electric Works Ltd | Pulse generator |
JPH067324U (en) * | 1991-01-31 | 1994-01-28 | 日本電気ホームエレクトロニクス株式会社 | Pulse generator |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5229902A (en) * | 1975-09-03 | 1977-03-07 | Hitachi Ltd | Rotor for rotary electric machine |
JPS603568A (en) * | 1983-06-21 | 1985-01-09 | Advantest Corp | Timing signal generating device |
JPS61140215A (en) * | 1984-12-12 | 1986-06-27 | Nec Corp | Pulse generating circuit |
-
1987
- 1987-03-16 JP JP62061707A patent/JPH0752824B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5229902A (en) * | 1975-09-03 | 1977-03-07 | Hitachi Ltd | Rotor for rotary electric machine |
JPS603568A (en) * | 1983-06-21 | 1985-01-09 | Advantest Corp | Timing signal generating device |
JPS61140215A (en) * | 1984-12-12 | 1986-06-27 | Nec Corp | Pulse generating circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS63227114A (en) | 1988-09-21 |
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