JPS61140215A

JPS61140215A - パルス発生回路

Info

Publication number: JPS61140215A
Application number: JP26200184A
Authority: JP
Inventors: Machirou Kasai; 河西　萬智朗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-12
Filing date: 1984-12-12
Publication date: 1986-06-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一定時Ｉ′ＳＪＪ幅の単一パルス発生回路に関
する。

〔従来の技術〕

従来−この樵のパルス発生回路としては、単安定マルチ
バイブレータおよびシフトレジスタ・バイナリカウンタ
などを利用したものが知られている。単安定マルチバイ
ブレータは外付は容量が必要であり、ま之時間精度がよ
くない■シフトレジスタは、分解能を上げようとすると
、クロック用波数を高くし段数をふやさねばならない０
バイナリカウンタの礪会には、段数は少なくて丁み、ま
た分解能も周波数全高くすることで高くなる。

バイナリカウンタｔ−便用し友回路の従来例を第４図に
示す。スタートスイッチ５をオンにすると７リツプフロ
ツグ２の出力Ｑが’Ｈ”　ＩＣなり、カウンタ１は入力
されるクロックパルスのカウントを始める。−足載カウ
ントするとカウンタ出力１ａ　　がフリップフロップ２
をクリアする。

これによって７リツプフロツプ２の出力はＮ　Ｌ　＋＋
になタカウンタ１はカウントを中止する０フリツグ７０
ツブ２の出力が“Ｈ′である期間はクロック周波数およ
びカウント数により正確にきめられ、一定時間幅のパル
ス出力が得られる・しかし、上記の従来例では、カウン
タ１がカウントして込ないときでも、クロックパルスが
入カレ、カウンタ１の各段に周期的にクロックパルスが
印加されているので、を力を消費している。また、出力
パルス幅はクロック周波数が一定の場合にカラ／り１の
カウント数でき１り外部から任意に自由に設定できない
。

〔発明が解決しようとする問題点〕

本発明の目的は、上記の欠点を除去し、スタンドバイ時
の消費電力を抑制し、まｔ外部制御信号により出力パル
ス幅を自由に設定できるパルス発生回路を提供すること
にある。

〔問題点全解決する之めの平膜〕本発明のパルス発生回路は、フリップフロップの出力に
より制御され、グロックパルスを通過もしくは阻止する
抑止回路と１通過したクロックパルスをカウントするカ
ウンタと、該カンタの出力により状態がきまる前記フリ
ップフロップとを具備し、前記フリップフロップの特定
状態の出力が前記抑止回路を通過したクロックパルスの
特定数によってきまる期間だけ継続し、一定時間幅の単
一のパルスとして出力されるものである。

出力パルス幅を外部から自由に設定する場合には、カウ
ンタを、クロックパルスをカウントする計数部と、該計
数のカウント出力と外部設定値との一致を検出する一致
回路とから構成し、前記一致回路の出力全カウンタの出
力とする０〔作　　用〕本発明におりては、カウンタの出力によって、クリップ
フロップの状態が決定し、その状態の出力によって抑止
回路が制御される関係にある。

いま初期設定として、カウンタをクリアし、クリップ７
０ツブをかりに”Ｉ（″とすることで、このフリップフ
ロップの出力により抑止回路が通過状態になジ入力され
るクロックパルスのカウントを始めるものとする◇所定
のカウント数になると、カウンタの出力によって）ＩＪ
−ッグ７０ッグは°Ｌ″になる。このとき抑止回路はり
ａツクパルスを阻止するのでカウンタはカラントラ中止
する。クリップ７コツプの出力の°’Ｈ”であを期間、
すなわち本発明の出力パルスの時間幅は、正しくカウン
ト数とクロック周波数できまる。スタンドバイ時には、
抑止回路によりクロックパルスは阻止されてｂるので、
カウンタの周期的動作はなく消費電力が極めて少ない〇
〔実　施　例〕本発明の実施例につき図面を参照して説明する。第１図
において、クロックパルスは抑止回路１１ヲ経てカウン
タ１２に入力し、カウンタ１２の出力１３ばＲ８型のフ
リップフロップ１５のリセット端子に入力する。フリッ
プフロップ１５の出力１６ハ本回路の出力パルスとして
出力されるとともに、抑止回路１３０制＠Ｊ倍号１６ａ
ともなっている。抑止回路１１ハフリツプフロツプ１５
の出力１６が”Ｈ″のときクロックパルスを通過させ、
”Ｌ″のとき阻止するものとする。

外部からトリガパルス１４が入力して、この回は動作を
始める。カウンタ１２ハクリアされ、クリップフロップ
１５はセットされ出力１６がＨ１′となる。このとき抑
止回路１１ｉ”ｊ制御信号１６ｍによってクロックパル
スを通過させるようになる。

以後カウンタ１２はカウントを継続し、所定のカウント
値になると、出力１３ヲ出力する◇この出力１３によっ
て７リツプ７０ツブ１５はリセットされ出力１６はＭ　
Ｌ　＋＋になり、抑止回路１１は再びクロックパルスを
阻止する。出力１６が７Ｈ″の期間は丁度クロックパル
スが所定数入力された期間になるので、その時間を正確
に定めることができるＯ次に第２の実施例として、外部制＃信号によジカウンタ
の出力するカウント値を任意に設定できる回路を説明す
る。第２図（、）が回路ブロック図であって、第１図と
異なる点は、カウンタ２０が計数部２１と一致回路２４
とから構成されていることである。

第２図（ｂ）は一致回路２４の１例を示すものである。

計数部２１が４段の７リツプ７０ツブとしその並列出力
ビット２２ｔ？外部からの４ビツトの設定値２５と比較
し一致したときにＡＮＤ回路２４５は１’１Ｈ１１とな
る。この出力がカウンタ２０の出力２０ａであって、フ
リッグ７０ツブ１５ヲリセットする。

図では、外部設定値は５°゛であるが、任意の値を設定
することにより、フリップ７０ツグ１５の出力１６が“
Ｈ″である期間を自由にきめられる。

上記の実施例ではクリップフロップ１５として８Ｓ型金
柑いているが、他の型のクリップフロップを用いること
ができるのはいうまでもない。

第３図はＤｆｆｉ７１Ｊツブフロッグ２５を便用し之と
きの、その部分の結線全図示しである０第３図（、Ｊで
は入力としてＶＤＤ　ｋ　”Ｈ”として設定すれば、ト
リガパルス１４が人力されると出力１６が°Ｈ″となる
。第５図（ｂ）では入力端子をグランドして″びとすれ
ば、トリガ信号１４が人力されると出力１６は”Ｈ″と
なる０どちらの回路もカウンタにの出力１３が′「にな
ったときに出力１６が＋＋　Ｌ　１１“になム〔発明の
効果〕以上、詳しく説明し友ように、本発明の回路はトリガパ
ルスによってカウンタがクリアされ、フリップ７０ツブ
が特定の状態に例えばｌ＋Ｈ″に設定されるとともに、
クロックパルスが抑止回路を通過し、カウンタがカラン
ｌ−？始める。所定のカウントｆ［ｉＣなるとカウンタ
の出力によりフリップフロッグは＋＋　Ｌ　＋＋になる
０それ以後抑止回路によりクロックパルスは阻止される
ので、カウンタは動作せず、クリップフロップはその１
＼の状態でｈる０フリツプ７０ツブの１Ｈ″である期間
が出力パルスの時間幅になるので、極めて分解能の痛い
単一のパルス発生回路が得られる。抑止回路はパルス発
生期間のみクロックパルスを通過させるので、スタンド
バイ時にカウンタは動作していないから極めて低消費電
力となる０１７ｔカウンタは、外部から設定ビットを人
力して、この設定値ビットとカウンタの計数部出力のビ
ットとが一致すを際に出力をするようにすることで、任
意にカウンタのカウント値をきめ、出力パルス幅を変え
ることができる。

【図面の簡単な説明】

第１図、第２図は本発明の実施例の回路ブロック図、第
３図は実施例においてフリップフロップ？Ｄ型フリップ
フロップした部分を図示した図、第４図は従来例のブロ
ック図である。１１・・・抑止回路、　　　　１２・・・カウンタ、１
５・・・　フリップフロップ、２０・・・　カウンタ、　　　　２１・・・計数部、２
４・・・一致回路、　　　　２３・・・設定値、２２・
・・　計数部の並列出力ビット。特許出願人　　日本電気株式会社第　１　因第　４　図第　２　ｍ第　３　図

Claims

【特許請求の範囲】

（１）フリップフロップの出力により制御され、クロッ
クパルスを通過もしくは阻止する抑止回路と、通過した
クロックパルスをカウントするカウンタと、該カウンタ
の出力により状態がきまる前記フリップフロップとを具
備し、前記フリップフロップの特定状態の出力が前記抑
止回路を通過したクロックパルスの特定数によつてきま
る期間だけ継続し、一定時間幅の単一のパルスとして出
力されることを特徴とするパルス発生回路。
（２）前記第１項のカウンタがクロックパルスをカウン
トする計数部と、該計数部のカウント出力と外部設定値
との一致を検出する一致回路とからなり、前記一致回路
の出力をカウンタの出力とする特許請求の範囲第１項記
載のパルス発生回路。