SU1707761A1 - 2-k-bit gray code counter - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  съема в коде Гре . Цель изобретени  - упрощение и повышение быстродействи  счетчика на четное число разр дов . Счетчик содержит (ЗК - 1) триггеров 3-1 - З+зк-1. синхровход каждого (2Р-1)-го триггера соединен с синхровходом 2Р-го триггера, синхровход (2К - 1)-го триггера соединен с синхровходом 2К-го триггера, первый выход каждого (2Р-1)-го триггера соединен с (2Р-1)-м выходом счетчика и с первым информационным входом 2Р-го триггера, первый выход (2К-1)-го триггера соединен с (2К-1)-м выходом счетчика и информационным входом 2К-го триггера, второй выход которого соединен с информационным входом (2К-1)-го триггера, второй выход каждого 2Р-го триггера соединен с информационным входом (2Р-1)-го триггера . 2 ил. СП СThe invention relates to digital computing and can be used for sampling in the Gre code. The purpose of the invention is to simplify and increase the speed of the counter by an even number of bits. The counter contains (ZK - 1) triggers 3-1 - З + зк-1. the synchronous input of each (2P-1) -th trigger is connected to the synchronous input of the 2P-th trigger, the synchronous input of the (2K-1) -th trigger is connected to the synchronous input of the 2K-th trigger, the first output of each (2P-1) -th trigger is connected to (2P -1) -th counter output and with the first information input of the 2P-th trigger, the first output of the (2K-1) -th trigger is connected to the (2K-1) -th output of the counter and the information input of the 2K-th trigger, the second output of which is connected with the information input of the (2K-1) th trigger, the second output of each 2P-th trigger is connected to the information input of the (2P-1) th trigger. 2 Il. THX

Description

Изобретение относитс  к цифровой вычислительной технике, преимущественно на интегральных логических элементах, выполненных , например, по КМОП - технологии .The invention relates to digital computing, mainly on integrated logic elements made, for example, by CMOS technology.

В цифровых устройствах широко примен ютс  в коде Гре  (рефлексном, соседнем), которые могут использоватьс  в преобразовател х , так как при воздействии счетного импульса с недостаточной длительностью ошибка не превысит инкремента счета 1. Кроме того, соседнее кодирование обеспечивает снижение динамической составл ющей потребл емой мощности.Digital devices are widely used in the Gre code (reflex, adjacent) that can be used in converters, since when exposed to a counting pulse with an insufficient duration, the error does not exceed the counting increment 1. In addition, the adjacent coding provides a reduction in the dynamic component consumed power.

Известен n-рззр дный счетчик в коде Гре , содержащий (п + 1) TV (УК) триггеров. Это устройство имеет следующие недостатки: неоднородность структуры. Число V(l, К) входов линейно растет до значени  п; большие аппаратурные затраты. Так при использовании КМОП-технологии дл  построени  одного IK-триггера требуетс  30 транзисторов , на входную логику затрачен (п-1) логический элемент с суммарным числомKnown n-rezdny counter in the Gre code, containing (n + 1) TV (CC) triggers. This device has the following disadvantages: heterogeneity of structure. The number V (l, K) of the inputs grows linearly to the value of n; high hardware costs. So, when using CMOS technology for building one IK trigger, 30 transistors are required, a logic element with a total number of

л(п+ 1)l (n + 1)

входов, - -г--1inputs, - - y - 1

чем п (п+1) - 4 КМОП транзисторов. Общее число транзисторов составл ет п + 31п - 4; низкое быстродействие в делительном режиме , св занное дополнительными задержками во входной логике IK-триггеров, которые завис т от разр дности.than n (n + 1) - 4 CMOS transistors. The total number of transistors is n + 31n - 4; poor performance in the dividing mode, due to additional delays in the input logic of IK triggers, which depend on the bit size.

Наиболее близким к предложенному  вл етс  n-разр дный счетчик в коде Гре , со . что требует не менее,The closest to the proposed is an n-bit counter in the code Gre, co. which requires no less

XJXj

ОABOUT

XJ XIXJ XI

ОABOUT

держащий (2п-1) Т-триггеров, в качестве каждого из которых можно использовать D- триггер, второй выход которого соединен с его информационным входом, Это устройство обладает однородностью и регул рно- стью, хорошо реализуетс  на однотипных КМОП ИМС (например, К561ТМ2). Обладает высоким быстродействием в делительном режиме, однако имеет следующие недостатки: большие аппаратурные затраты (число D-триггеров (2п-1); низкое быстродействие в управл ющем режиме, характеризуемое задержкой nD-триггеров.holding (2n-1) T-flip-flops, each of which can use a D-flip-flop, the second output of which is connected to its information input. This device has uniformity and regularity, is well implemented on similar CMOS ICs (for example, K561TM2 ). It has a high speed in the separating mode, however, it has the following disadvantages: large hardware costs (number of D-flip-flops (2n-1); low speed in the control mode, characterized by a delay of nD-flip-flops.

Цель изобретени  - упрощение и повышение быстродействи  в управл ющем ре- жиме.The purpose of the invention is to simplify and increase speed in the control mode.

Цель достигаетс  тем, что в 2К-разр д- ном счетчике в коде Гре , содержащем вх од, 2К выходов, где К 1,2....,(ЗК-1) триггеров, причем вход счетчика соединен с синхров- ходом первого триггера, первый выход каждого 2Р-го, где Р 1, 2,...,(К-1) триггера соединен с синхровходом (2К-|-1)-го триггера , второй выход каждого 2Р-го триггера соединен с синхроеходом (2Р+1)-го тригге- ра, первый и второй выходы каждого (2К+ + Р)-го триггера соединены попарно соответственно с 2Р-м выходом счетчика и информационным входом (2Р+Р)-го триггера , а первый выход 2К-го триггера соеди- нен с 2К-выходом счетчика, синхровход каждого (2Р-1)-го триггера соединен с синхровходом 2Р-го триггера, синхровход (2К-1)-го триггера соединен с синхровходом 2К-го триггера, первый выход каждого (2Р-1)-го триггера соединен с (2Р-1)-м выходом счетчика и с первым информационным входом 2Р-го триггера, первый выход (2К-1)- го триггера соединен с (2К-1)-м выходом счетчика и информационным входом 2К-го триггера, второй выход которого соединен с информационным входом (2К-1)-го триггера , второй выход каждого 2Р-го триггера соединен с информационным входом (2Р-1)- го триггера., The goal is achieved by the fact that in a 2K bit counter in the Gre code, which contains input, 2K outputs, where K 1,2 ..., (ZK-1) triggers, and the input of the counter is connected to the synchro of the first a trigger, the first output of every 2P, where P 1, 2, ..., (K-1) of the trigger is connected to the synchronous input of the (2K- | -1) -th trigger, the second output of each 2P-second trigger is connected to the synchronous input ( 2P + 1) -th trigger, the first and second outputs of each (2K + + P) -th trigger are connected in pairs, respectively, with the 2P-th output of the counter and information input (2P + P) -th of the trigger, and the first output 2K- first trigger connected to 2 - output of the counter, the synchronous input of each (2P-1) -th trigger is connected to the synchronous input of the 2P-th trigger, the synchronous input of the (2K-1) -th trigger is connected to the synchronous input of the 2K-th trigger, first output of each (2P-1) -th trigger connected to the (2P-1) th output of the counter and to the first information input of the 2P-th trigger, the first output (2K-1) of the first trigger is connected to the (2K-1) th output of the counter and information input of the 2K-th trigger, the second output of which is connected to the information input (2K-1) of the trigger, the second output of each 2P-th trigger is connected to the information input (2P-1) of the first trigger .,

На фиг.1 изображен предлагаемый счетчик; на фиг.2 - временна  диаграмма работы счетчика.Figure 1 shows the proposed counter; figure 2 - timing diagram of the counter.

Счетчик содержит вход 1, 2К выходов (К 1. 2,..). 2-1. 2-2. 2-3. 2-4, .... 2-(2К-2). The counter contains the input 1, 2K outputs (K 1. 2, ..). 2-1. 2-2. 2-3. 2-4 .... 2- (2K-2).

2-{2К-1), 2-2К. (ЗК-1)триггеровЗ-1....,3-(ЗК-1): причем вход 1 счетчика соединен с синхровходом первого триггера 3-1, первый выход каждого 2Р-го, где Р 1, 2...,(К-1) триггера2- {2K-1), 2-2K. (ZK-1) trigger Z-1 ...., 3- (ZK-1): the input 1 of the counter is connected to the synchronous input of the first trigger 3-1, the first output of each 2P, where P 1, 2 ..., (K-1) trigger

3-Р соединен с синхровходом (2К+Р)-го триггера. 3-(2ЮР) второй выход каждого 2р- го триггера 3-2Р соединен синхровходом (2Р+1)-го триггера 3-(2Р+1) первый и второй выходы каждого ()-го триггера ЗЧ2К+Р) соединены попарно соответственно с 2Р-м3-P is connected to the synchronous input (2K + P) of the trigger. 3- (2УР) the second output of each 2р-nd trigger 3-2Р is connected by a synchronous input (2Р + 1) -th trigger 3- (2Р + 1) the first and second outputs of each () -th trigger ЗЧ2К + Р) are connected in pairs respectively 2P-m

выходом счетчика 2-2Р и информационным входом (2К+Р)-го триггера ЗЧ2К+Р).the output of the counter 2-2P and information input (2K + P) th trigger ZCh2K + P).

Первый выход 2К-го триггера 3-2К соединен с 2К-м выходом счетчика 2-2К. Синхровход каждого (2Р-1)-го триггера 3-(2Р-1) соединен с синхровходом 2Р-го триггера 3- 2Р. Синхровход (2К-1)-го триггера 3-(2К-1) соединен с синхровходом 2К-го триггера 3-2К, первый выход каждого (2Р-1)-го триггера 3-(2Р-1) соединен с (2Р-1)-м выходом счетчика 2-{2Р-1) и с информационным входом 2Р-го триггера 3-2Р, первый выход (2К-1)-го триггера 3-(2К-1) соединен с (2К-1 м выходом счетчика 2-(2К-1) и первым информационным входом 2К-го триггера 3-2К, второй выход которого соединен с информационным входом (2К-1)-го триггера 3-(2К-1) второй выход каждого 2Р-го триггера 3-2Р соединен с информационным входом (2Р-1)-го триггера 3-(2Р-1).The first output of the 2K-th trigger 3-2K is connected to the 2K-m output of the counter 2-2K. The synchronous input of each (2P-1) -th trigger 3- (2P-1) is connected with the synchronous input of 2P-th trigger 3-2P. The sync-input (2K-1) -th trigger 3- (2K-1) is connected to the synchronous input 2K-th trigger 3-2K, the first output of each (2P-1) -th trigger 3- (2P-1) is connected to (2P- 1) th output of the counter 2- {2P-1) and with the information input of the 2P-th trigger 3-2P, the first output of the (2K-1) -th trigger 3- (2K-1) is connected to (2K-1 m output counter 2- (2K-1) and the first information input of the 2K-th trigger 3-2K, the second output of which is connected to the information input of the (2K-1) -th trigger 3- (2K-1) second output of each 2P-th trigger 3 -2P is connected to the information input (2P-1) of the 3rd trigger (2P-1).

Функционирование счетчика по сн етс  временной диаграммой (фиг.2). Пусть в исходном состо нии все триггера 3-1...,3- (ЗК-1) установлены в состо ние логического нул . Установочные R-входы на фиг.1 не показаны, но могут быть при необходимости введены в счетчик. Каждый триггер 3-1 .....3-(ЗК-1) переключаетс  по фронту импульса на его синхровходе. На диаграмме показан сигнал на входе 1, состо щий из импульсов: 1, 2, 3, 4,...,8, 9 ..... 2П Г ....3-2П 3.....2П 1.....2П. (п - 2К). Приведены осциллограммы выходов счетчика и первых выходов всех триггеров (фиг.1).The operation of the counter is illustrated in a time diagram (FIG. 2). Let, in the initial state, all the triggers 3-1 ..., 3- (3K-1) are set to the logical zero state. The installation R-inputs in figure 1 is not shown, but can be, if necessary, entered into the counter. Each trigger 3-1 ..... 3- (ZK-1) switches along the pulse edge at its sync input. The diagram shows the signal at input 1, consisting of pulses: 1, 2, 3, 4, ..., 8, 9 ..... 2P D .... 3-2P 3 ..... 2P 1 ..... 2P. (n - 2K). The oscillograms of the outputs of the counter and the first outputs of all the triggers are shown (figure 1).

Таким образом, предложенный 2К-рэз- р дный счетчик содержит (ЗК-1) D-тригге- ров что на К ( на 25%) меньше, чем в известном. В управл ющем режиме работы минимальный период следовани  импульсов по входу 1 определ етс  задержкой ()-го триггера, что в два раза меньше, чем у известного. Предложенный счетчик обладает более высоким быстродействием в де- лительном режиме, характеризуетс  регул рностью структуры, что при построении на библиотечных элементах КМОП БИС обеспечивает меньшие аппаратурные затраты .Thus, the proposed 2K-resdny counter contains (ZK-1) D-triggers, which is K (25%) less than in the known. In the control mode of operation, the minimum period of impulses following input 1 is determined by the delay of the () th trigger, which is two times less than the known one. The proposed counter has a higher speed in the dividing mode, is characterized by the regularity of the structure, which, when built on the library elements of CMOS-LIS, provides less hardware costs.

Claims (2)

Формула изобретени  2К-разр дный счетчик в коде Гре , содержащий вход. 2К выходов, где К 1, 2...,(ЗК-1)триггеров, вход счетчика соединен с синхровходом первого триггера, первый выход каждого 2Р-го, где Р 1. Claims of the invention 2K-bit counter in the Gre code, containing the input. 2K outputs, where K 1, 2 ..., (ZK-1) of the triggers, the input of the counter is connected to the synchronous input of the first trigger, the first output of every 2P-th, where P 1. 2....(К-1)-го триггера соединен с синхровходом (2 К+Р)-го триггера, второй выход каждого 2Р-го триггера соединен с синхровходом (2Р-И)-го триггера, первый и второй выходы каждого (2К+Р)-го триггера соединены попарно соответственно с 2Р-м выходом счетчика и информационным входом (2К-Ф}-го триггера, а первый выход 2К-го триггера соединен с 2К-м выходом счетчика, отличающий- с   тем, что, целью упрощени  и повышени  быстродействи , синхровход каждого (2Р-1)-го триггера соединен с синхровходом 2Р-го триггера, синхровход (2К-1)-го триггера соединен с синхровходом 2К-го триггера, первый выход каждого (2Р2 .... (K-1) -th trigger is connected to the sync input (2K + P) -th trigger, the second output of each 2P-th trigger is connected to the sync input (2P-I) -th trigger, the first and second outputs of each (2K + P) th trigger are connected in pairs, respectively, with the 2P-th output of the counter and information input (2K-F} -th of the trigger, and the first output of the 2K-th trigger is connected with the 2K-th output of the counter, which , in order to simplify and improve speed, the synchronous input of each (2P-1) -th trigger is connected to the synchronous input of the 2P-th trigger, the synchronous input of (2K-1) -th trigger is connected to the synchronous input 2K-th trigger, the first output of each (2P 1}-го триггера соединен с (2Р-1}-м выходом счетчика и с информационным входом 2Р- го триггера, первый выход (2К-1)-го триггера соединен с (2К-1)-м выходом счетчика и информационным входом 2К-го триггера, второй выход которого соединен с информационным входом (2К-1)-го триггера , второй выход каждого 2Р-го триггера соединен с информационным входом (2Р-1)- го триггера.The 1} th trigger is connected to the (2P-1} th output of the counter and to the information input of the 2Р-th trigger, the first output of the (2K-1) th trigger is connected to the (2K-1) th output of the counter and the 2K information input th trigger, the second output of which is connected to the information input of the (2K-1) th trigger, the second output of each 2P-th trigger is connected to the information input of the (2P-1) -th trigger. 2;2; 2J2J «)")