JPH02244818A - Variable length pulse generation circuit - Google Patents

Abstract

PURPOSE:To decide pulse width at an accurate value and arbitrarily by comprising the title circuit of the selection circuit of a clock, a counter reset by an input pulse and inputs the clock outputted from the selection circuit, and an output holding circuit set by the input pulse and reset by the carrier output of the counter. CONSTITUTION:The input pulse 1 is inputted to the counter 20 and the output holding circuit 30, and the output holding circuit 30 starts to output a pulse, and its output pulse 5 is inputted to the selection circuit 10, and the clock is selected, and the clock 3 is outputted from the selection circuit 10. The counter 20 counts up the clock 3 from an initial value set by the input pulse 1, and a carry 4 is outputted to the output holding circuit 30 when an internal state shows all is, then, the output holding circuit 30 stops the output of the output pulse 5. Thereby, the accurate pulse width can be set arbitrarily.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に関し、特に任意にパルス幅
を設定することの出来るパルス発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital circuit, and particularly to a pulse generation circuit in which the pulse width can be arbitrarily set.

〔従来の技術〕[Conventional technology]

従来、この種の可変長パルス発生回路は、モノステーブ
ル・マルチバイブレータを使用し、モノステーブル・マ
ルチバイブレータの時定数を抵抗とコンデンサの値を決
定することで設定し、必要とするパルス幅を出力するこ
とが出来るようにし、入力パルスをモノステーブル・マ
ルチバイブレータに入力し、任意に設定したパルス幅の
パルスを発生させていた。Conventionally, this type of variable length pulse generation circuit uses a monostable multivibrator, and the time constant of the monostable multivibrator is set by determining the values of the resistor and capacitor, and the required pulse width is output. The input pulse was input to a monostable multivibrator to generate a pulse with an arbitrarily set pulse width.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の可変長パルス発生回路は、モノステーブ
ル・マルチバイブレータの時定数を抵抗とコンデンサの
値を決定することで設定し、必要とするパルス幅を得て
いるので、抵抗やコンデンサの実際の値と規格値との誤
差や、時定数を決定する係数の値が不確定的な値の為に
正確に必要とするパルス幅を得ることが困難であるとい
う欠点がある。In the conventional variable length pulse generation circuit described above, the time constant of the monostable multivibrator is set by determining the values of the resistors and capacitors to obtain the required pulse width. There is a drawback that it is difficult to obtain the required pulse width accurately because of the error between the value and the standard value and the value of the coefficient that determines the time constant is uncertain.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の可変長パルス発生回路は、クロックの出力を選
択する選択回路、入力パルスによってリセットされ、且
つ前記選択回路出力のクロックを入力するカウンタ、前
記入力パルスによりセットされ、且つ前記カウンタのキ
ャリー出力によってリセットされる出力保持回路を有し
ている。The variable length pulse generation circuit of the present invention includes a selection circuit that selects a clock output, a counter that is reset by an input pulse and receives the clock output from the selection circuit, and a carry output of the counter that is set by the input pulse. It has an output holding circuit that is reset by.

〔実施例〕〔Example〕

次に、本発明の実施例について、図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の実施例を示すブロック図であり、第２
図は本発明の動作を示すタイムチャートである。入力パ
ルス１はカウンタ２０のリセット端子及び出力保持回路
３０のセット端子に入力される。これにより出力保持回
路３０はパルスを出力し始め、その出力パルス５を選択
回路１０の選択端子に入力し、クロックが選択されクロ
ック３が選択回路１０より出力される。カウンタ２０は
、入カパルスエによってリセットされた初期値よりクロ
ック３をカウントアツプしていき、内部状態がオール１
になった時、キャリー４を出力保持回路３０のリセット
端子へ出力する。出力保持回路３０は、キャリ４をリセ
ット端子に入力して、出力パルス５の出力を止める。ま
た、選択回路１０は選択端子への入力が変化したため、
クロック２を選択出来なくなり、クロック３をカウンタ
３０へ出力出来なくなる。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
The figure is a time chart showing the operation of the present invention. The input pulse 1 is input to the reset terminal of the counter 20 and the set terminal of the output holding circuit 30. As a result, the output holding circuit 30 starts outputting pulses, inputs the output pulse 5 to the selection terminal of the selection circuit 10, selects the clock, and outputs the clock 3 from the selection circuit 10. The counter 20 counts up 3 clocks from the initial value reset by the input pulse sequence, and the internal state is all 1.
When this happens, carry 4 is output to the reset terminal of the output holding circuit 30. The output holding circuit 30 inputs the carry 4 to the reset terminal and stops outputting the output pulse 5. In addition, since the input to the selection terminal of the selection circuit 10 has changed,
Clock 2 cannot be selected, and clock 3 cannot be output to the counter 30.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、クロックの選択回路、入
力パルスによってリセットされ且つ選択回路出力のクロ
ックを入力とするカウンタ、入力パルスによってセット
され、且つカウンタのキャリー出力によってリセットさ
れる出力保持回路によって構成されることにより、パル
ス幅をカウンタの初期値の設定を変えることで、パルス
ｌＮｌ正確な値で任意に決定することができる効果があ
る。As explained above, the present invention includes a clock selection circuit, a counter that is reset by an input pulse and receives the clock output from the selection circuit, and an output holding circuit that is set by the input pulse and reset by the carry output of the counter. This configuration has the effect that the pulse width can be arbitrarily determined with an accurate value by changing the initial value setting of the counter.

また、全てディジタル信号によってパルス幅を決定でき
るので回路をＬＳＩ化できる効果がある。Furthermore, since the pulse width can be determined entirely by digital signals, there is an advantage that the circuit can be integrated into an LSI.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示すブロック図であり、第２
図は本発明の実施例の動作を示すタイム・チャートであ
る。 １・・・・・・入力パルス、２・・・・・・入力クロッ
ク、３・・・・・・カウンタへのクロック、４・・・・
・・カウンタのキャリー出力、５・・・・・・出力パル
ス、１ｏ・・川・選択回路、２０・・・・・・カウンタ
、３ｏ・・・・・・出力保持回路。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
The figure is a time chart showing the operation of the embodiment of the present invention. 1...Input pulse, 2...Input clock, 3...Clock to counter, 4...
... Counter carry output, 5 ... Output pulse, 1o ... River selection circuit, 20 ... Counter, 3o ... Output holding circuit.

Claims (1)

【特許請求の範囲】[Claims] クロックの出力を選択する選択回路と、入力パルスによ
ってリセットされ、且つ前記選択回路出力のクロックを
計数するカウンタと、前記入力パルスによってセットさ
れ且つ前記カウンタのキャリー出力によってリセットさ
れる出力保持回路とを有することを特徴とする可変長パ
ルス発生回路。a selection circuit that selects a clock output; a counter that is reset by an input pulse and counts clocks output from the selection circuit; and an output holding circuit that is set by the input pulse and reset by a carry output of the counter. A variable length pulse generation circuit comprising: