JPS61135151A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61135151A
JPS61135151A JP59258671A JP25867184A JPS61135151A JP S61135151 A JPS61135151 A JP S61135151A JP 59258671 A JP59258671 A JP 59258671A JP 25867184 A JP25867184 A JP 25867184A JP S61135151 A JPS61135151 A JP S61135151A
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capacitor
oxide film
substrate
silicon oxide
semiconductor region
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Natsuo Tsubouchi
坪内　夏朗
Masaaki Kimata
雅章 木股
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/901—Capacitive junction

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にＭＯＳダイナミ
ックＲＡＭに関するものである。
［従来の技術］ 従来、ＭＯＳダイデミツクＲＡＭはそのメモリセルに１
トランジスタ、１キャパシタ方式が多用されてきた。第
４図は、従来のＭＯＳダイナミックＲＡＭのメモリセル
の上面図であり、第５図は第４図のＡ−Ａ　′線断面図
である。初めに、この装「の構成について説明する。ｐ
形シリコン基板６上に、第１ゲート酸化膜１を介して第
１ポリシリコンゲート２が形成されており、第２ゲート
酸化躾４を介して第２ポリシリコンゲート３が形成され
ている。また、ｐ形シリコン基板６上にｎ＋形半導体領
域５が形成されている。第１ポリシリコンゲート２と第
１ゲート酸化ｓ１とｐ形シリコン基板６は第１トランジ
スタを構成し、第１ポリシリコンゲート２の下部と、第
１ゲート酸化膜１直下のチャンネル部間にキャパシタが
形成されてまたはトレイン領域は第２トランジスタを構
成する。第１トランジスタのキャパシタと第２トランジ
スタはメモリセルを構成する。キャパシタの容量が情報
記憶用の容量として利用され、第２トランジスタはキャ
パシタへの書込・読出に用いられる。
次に、この装置の動作について説明する。メモリセルは
通常第１ポリシリコンゲート２に電源電圧を印加しキャ
パシタをメモリ素子として使用する。このキャパシタへ
のメモリ内容の書込は、通常ｎ＋形半導体領域５を書込
の内容に応じた電位、たとえば“１”であればプラス電
圧、“ＯＩＴであれば零電圧を与え、次に書込トランジ
スタのゲートに相当する第２ポリシリコンゲート３にプ
ラス電圧を与え、第２トランジスタを導通させてキャパ
シタに“１″または０″の書込を行ない、次に第２ポリ
シリコンゲート３を接地してキャパシタの内容を保持す
る。キャパシタからのメモリ内容の読出は、再び第２ポ
リシリコンゲート３にプラス電圧を与えて第２トランジ
スタを導通し、メモリキャパシタの内容に応じてｎ＋形
半導体領域５の電位を変化させ、この電位の変化をセン
スアンプで増幅して行なう。
ところで、通常のキャパシタは、近年の高集積密度メモ
リの要求が強くなるにつれてその面積は次第に縮小され
てきた。たとえば、１６にビットＲＡＭでは４００μｍ
２程度であったが、６４にビットＲＡＭにおいては２０
０μ１ｍ’、２５６にビットＲＡＭにおいては７０４ｍ
２程度となってきている。このキャパシタ面積の縮小に
よるキャパシタンスの減少を抑えるためにゲート酸化膜
を薄くするなどの方法がとられてきたが、キャパシタン
スの減少は今後さらに高密度メモリの達成のためには避
番ブられないと考えられている。
［発明が解決しようとする問題点］ 従来のＭＯＳダイナミックＲＡＭのキャパシタは平面構
造であるので、その高集積密度化の際キャパシタの面積
の減少によりキャパシタンスが減少するという問題点が
あった。
この発明はかかる問題点を解決するためになされたもの
で、半導体記憶装置の平面的な面積を一定にしてキャパ
シタのキャパシタンスを増大できる半導体記憶装置を得
ることを目的とする。
［問題点を解決するための手段］ 第１導電形基板上に形成する第２導電形半導体領域の表
面がこの基板内で曲面形状を有するようにしたものある
。
［作用］ 第２導電形半導体領域の表面が第１導電形基板内で曲面
形状を有するので、第１導電形基板と第２導電形半導体
領域間に形成されるキャパシタの表面積が増大する。
［実施例］ 以下、この発明の実施例を図について説明する。
なお、以下の実施例の説明において、第４図および第５
図の説明と重複する部分については適宜その説明を省略
する。
第１図は、この発明の実施例である半導体記憶装置のメ
モリセルの上面図であり、第２図は、第１図のＡ−Ａ”
線断面図である。この実施例の構成が第４図および第５
図の従来のＭＯＳダイナミックＲＡＭのメモリセルの構
成と異なる点は以下の点である。メモリキャパシタ領域
においてｐ形シリコン基板６を選択エツチングしてキャ
パシタ穴７を作り、キャパシタ穴７をキャパシタ穴酸化
ｍ１０とｎ形半導体領域９とｐ形シリコン基板６で囲み
、ｐ形シリコン基板６とｎ形半導体領域６間に新たに表
面積の大きいキャパシタを形成した一点である。８はキ
ャパシタ横穴方向領域である。
次に、この半導体記憶装置の製作工程について説明する
。キャパシタ穴７の製作以外は、従来のＭＯＳダイナミ
ックＲＡＭの製作工程と全く同様の製作工程で製作でき
る。このキャパシタ穴７の製作を通常のＭＯＳダイナミ
ックＲＡＭのキャパシタ（第１ポリシリコンゲート２の
下部と第１ゲート酸化！１１直下のチャンネル部間に形
成されるキャパシタ）の第１ゲート酸化ｍ１形成前に行
ない、次に拡散工程によってキャパシタ穴７の表面にｎ
形半導体領域９を形成し、次に通常の後工程、すなわち
通常のキャパシタの第１ゲート駿化膜１形成につなぎ、
キャパシタ穴酸化１１１０を形成すればよい。
次に、上述のキャパシタ穴７の製作工程を第４図を用い
て説明する。キャパシタ領域においてシリコン基板６０
の表面に厚いシリコン酸化膜２０（たとえば５０００Ａ
の熱酸化ｓ＋　Ｏｚ　＞を形成する（第３図＜ａ＞＞、
次に、シリコン基板６０と厚いシリコン酸化膜２０にリ
アクティブイオンエツチングで縦穴２１を形成し、縦穴
２１の表面に薄いシリコン酸化ｍ２２（たとえば２００
０Ａ１７）Ｓ　ｉ　０２　）　’ｌｒ形ｆｉｌｔル（第
３図（ｂ　）　）　−次ニ、リアクティブイオンエツチ
ングで縦穴２１の底のみの薄いシリコン酸化１！２２を
エツチング除去する（第３図（Ｃ））。次に、フッ酸、
酢酸系のウェットまたはＣＦ、系のドライの等方エツチ
ングによって横穴２３を掘る（第３図（ｄ））。このよ
うな手順によって第２図に示したキャパシタ穴７を有す
る断面構造ができあがる。すなわち新たに形成されたキ
ャパシタの一方の電極であるｎ形半導体領域９の実効的
表面積が大幅に増大し、従来のＭＯＳダイナミックＲＡ
Ｍに比べてキャパシタンスが増大する。このキャパシタ
ンスの増大は今侵の超ＬＳＩメモリの構成に極めて有効
である。
以上の構造例においてはｐ形シリコン基板６とｎ形半導
体領域９間のｐｎ接合容量の増大について説明したが、
このｎ形半導体領域９の上に薄い酸化膜を形成し、さら
にその上に対向電極（たとえば第・１ポリシリコンゲー
ト）を形成すればキャパシタンスはさらに増大する。縦
穴、横穴の表面に部分的にポリシリコンを形成すること
は減圧Ｃ■Ｄなどで可能であるが、横穴の表面まで完全
にポリシリコンを堆積するのは現在の技術では困難であ
る。
〔発明の効果］ 以上のようにこの発明によれば、第１導電形基板上に形
成する第２導電形半導体領域の表面がこの基板内で曲面
形状を有するようにしたので、半導体記憶装置の平面的
な面積を一定にしてそのキャパシタのキャパシタンスを
増大することができる。
【図面の簡単な説明】
第１図は、この発明の実施例である半導体記憶装置のメ
モリセルの上面図であり、第２図は第１図のＡ−Ａ＝轢
断面図である。 第３図は、この発明の実施例である半導体記憶装置のキ
ャパシタ穴の製作工程を示す図である。 第４図は、従来のＭＯＳダイナミックＲＡＭのメモリセ
ルの上面図であり、第５図は第４図のＡ−Ａ”轢断面図
である。 図において、１は第１ゲート酸化膜、２は第１ポリシリ
コンゲート、３は第２ポリシリコンゲート、４は第２ゲ
ート酸化膜、５はｎ＋形半導体領域、ｐ形シリコン基板
、７はキャパシタ穴、８はキャパシタ横穴方向領域、９
はｎ形半導体領域、１０はキャパシタ穴酸化膜、６０は
シリコン基板、２０は厚いシリコン酸化膜、２１は縦穴
、２２は薄いシリコン酸化膜、２３は横穴である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）キャパシタをメモリ素子として使用するダイナミ
    ックＲＡＭにおいて、 第１導電形基板と、 前記第１導電形基板上に形成される第２導電形半導体領
    域とを備え、 前記第２導電形半導体領域の表面は前記第１導電形基板
    内に曲面形状を有し、 前記第１導電形基板と前記第２導電形半導体領域間に前
    記キャパシタを構成したことを特徴とする半導体記憶装
    置。
  2. （２）前記曲面形状は穴形状を含む特許請求の範囲第１
    項記載の半導体記憶装置。
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