JPH0263160A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0263160A JPH0263160A JP63214226A JP21422688A JPH0263160A JP H0263160 A JPH0263160 A JP H0263160A JP 63214226 A JP63214226 A JP 63214226A JP 21422688 A JP21422688 A JP 21422688A JP H0263160 A JPH0263160 A JP H0263160A
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- oxide film
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に１トランジスタ型
ダイナミックメモリセルに関する。
ダイナミックメモリセルに関する。
［従来の技術］
従来、１トランジスタ型ダイナミックメモリセルは、第
２図に示すように８１半導体基板２０１に於てフィール
ド酸化膜２０２に囲まれたアクティブ領域表面にゲート
絶縁膜２０８を介してセルプレートと称する多結晶Ｓ１
第１ゲート２０４が形成され、この第１ケート２０４の
上に絶縁膜２０５を介して転送部となる第２ゲート２０
６が形成されて、その一部がゲート絶縁膜２０３上に延
在し、第２ゲート２０６の形成されないゲート絶縁膜２
０８下の半導体表面に基板と異なる導電型の不純物導入
層２０７がデータ線として形成されたセル構造を有し、
上記セルプレート２０４下を蓄積容量部とし、これに対
して転送部（ＭＯＳＦＥＴ）を介してデータの書き込み
、読み出しを行うようになっている。また集積度の向上
のため蓄積容量部を半導体基板上の開孔部に形成する溝
型メモリセルもある。
２図に示すように８１半導体基板２０１に於てフィール
ド酸化膜２０２に囲まれたアクティブ領域表面にゲート
絶縁膜２０８を介してセルプレートと称する多結晶Ｓ１
第１ゲート２０４が形成され、この第１ケート２０４の
上に絶縁膜２０５を介して転送部となる第２ゲート２０
６が形成されて、その一部がゲート絶縁膜２０３上に延
在し、第２ゲート２０６の形成されないゲート絶縁膜２
０８下の半導体表面に基板と異なる導電型の不純物導入
層２０７がデータ線として形成されたセル構造を有し、
上記セルプレート２０４下を蓄積容量部とし、これに対
して転送部（ＭＯＳＦＥＴ）を介してデータの書き込み
、読み出しを行うようになっている。また集積度の向上
のため蓄積容量部を半導体基板上の開孔部に形成する溝
型メモリセルもある。
［発明が解決しようとする問題点］
上述した従来の１トランジスタ型ダイナミックメモリセ
ルは、蓄積容量部と転送用ＭＯ３ＦＥＴが同一半導体基
板表面上に形成されるため、１ビット当りの占有面積を
小さくできないという欠点があった。
ルは、蓄積容量部と転送用ＭＯ３ＦＥＴが同一半導体基
板表面上に形成されるため、１ビット当りの占有面積を
小さくできないという欠点があった。
［発明の従来技術に対する相違点］
上述した従来の１トランジスタ型ダイナミックメモリセ
ルに対して、本発明は蓄積容量部上に転送用ＭＯ５ＦＥ
Ｔを形成したという相違点を有する。
ルに対して、本発明は蓄積容量部上に転送用ＭＯ５ＦＥ
Ｔを形成したという相違点を有する。
［問題点を解決するための手段］
本発明の半導体記憶装置は、１トランジスタ型ダイナミ
ックメモリセルにおいて、第１の導電型を有する半導体
基板内に形成された第２の導電型を有する電荷蓄積領域
と、該半導体基板上に絶縁膜を介して形成された語選択
線と、語選択線上に形成されビット線を有し、該電荷蓄
積領域とビット線が語選択線の開孔部に語選択線とゲー
ト酸化膜を介して形成された第１の導電型を有する半導
体で接続されていることを特徴とする。
ックメモリセルにおいて、第１の導電型を有する半導体
基板内に形成された第２の導電型を有する電荷蓄積領域
と、該半導体基板上に絶縁膜を介して形成された語選択
線と、語選択線上に形成されビット線を有し、該電荷蓄
積領域とビット線が語選択線の開孔部に語選択線とゲー
ト酸化膜を介して形成された第１の導電型を有する半導
体で接続されていることを特徴とする。
すなわち、本発明の１トランジスタをダイナミックメモ
リセルは、半導体基板表面に形成された蓄積容量部と、
半導体基板上にフィールド絶縁膜を介して形成された語
選択線と、語選択線より上層にゲー）Ｒ化膜を介して形
成されたビット線を有し、データ転送用ＭＯ５ＦＥＴが
語選択に開孔された内部に形成された半導体と語選択線
により形成されることを特徴としている。
リセルは、半導体基板表面に形成された蓄積容量部と、
半導体基板上にフィールド絶縁膜を介して形成された語
選択線と、語選択線より上層にゲー）Ｒ化膜を介して形
成されたビット線を有し、データ転送用ＭＯ５ＦＥＴが
語選択に開孔された内部に形成された半導体と語選択線
により形成されることを特徴としている。
［実施例］
次に本発明について図面に示した実施例を参照して説明
する。
する。
ここで実施例はすべてＰ型半導体基板を用いた場合を例
にとり説明するが、Ｎ型半導体を用いた場合も同様の構
造を形成することにより同様な効果を得ることができる
。
にとり説明するが、Ｎ型半導体を用いた場合も同様の構
造を形成することにより同様な効果を得ることができる
。
第１図は本発明の一実施例の縦断面図である。
１０１はＰ型半導体基板、１０２は基板上に形成された
Ｎ型半導体領域、１０３は基板上に成長されたフィール
ド酸化膜、１０４はフィールド酸化膜に形成された語選
択線、１０５は前記語選択線上及び語選択線間孔部内に
形成されたＰ型半導体領域、１０６は語選択線とＰ型半
導体領域の間に形成されたゲート酸化膜、１０７はＰ型
半導体領域の表面に形成されたＮ型半導体領域である。
Ｎ型半導体領域、１０３は基板上に成長されたフィール
ド酸化膜、１０４はフィールド酸化膜に形成された語選
択線、１０５は前記語選択線上及び語選択線間孔部内に
形成されたＰ型半導体領域、１０６は語選択線とＰ型半
導体領域の間に形成されたゲート酸化膜、１０７はＰ型
半導体領域の表面に形成されたＮ型半導体領域である。
ここでビット線となる１０７はＮ型半導体のかわりにタ
ングステン（Ｗ）、モリブデン（Ｍｏ）、 チタニウム
（Ｔｉ）などの金属の硅化物（シリサイド）を用いるこ
ともてきる。本実施例において、Ｐ型基板１０１上に形
成されたＮ型半導体領域１０２が蓄積容量部となり、こ
れをソースとし、語選択線１０４をゲートとし、ビット
線１０７をドレインとするＭＯＳＦＥＴを形成する。こ
のＭＯＳＦＥＴを転送ゲートとし、蓄積容量部１０２に
データの読み出し、書込みを行う。
ングステン（Ｗ）、モリブデン（Ｍｏ）、 チタニウム
（Ｔｉ）などの金属の硅化物（シリサイド）を用いるこ
ともてきる。本実施例において、Ｐ型基板１０１上に形
成されたＮ型半導体領域１０２が蓄積容量部となり、こ
れをソースとし、語選択線１０４をゲートとし、ビット
線１０７をドレインとするＭＯＳＦＥＴを形成する。こ
のＭＯＳＦＥＴを転送ゲートとし、蓄積容量部１０２に
データの読み出し、書込みを行う。
第３図は本発明の第２実施例の縦断面図である。
本実施例は蓄積容量部３０２上に第１のゲート絶縁膜３
０８を介してセルプレートを形成する容量対極３０４を
形成して、その上に絶縁膜３０９を介して語選択線３０
６を形成している。ここで電荷転送用のＭＯＳＦＥＴは
ビット線３０７をドレイン、蓄積容量部３０２をソース
、語選択線３０６をゲートとして形成される。この実施
例ではゲート酸化膜３０８を容量絶縁膜として使用する
ため単位面積当りの容量値を大きくとれる利点かある。
０８を介してセルプレートを形成する容量対極３０４を
形成して、その上に絶縁膜３０９を介して語選択線３０
６を形成している。ここで電荷転送用のＭＯＳＦＥＴは
ビット線３０７をドレイン、蓄積容量部３０２をソース
、語選択線３０６をゲートとして形成される。この実施
例ではゲート酸化膜３０８を容量絶縁膜として使用する
ため単位面積当りの容量値を大きくとれる利点かある。
第４図は本発明の第３実施例の縦断面図である。
本実施例において、蓄積容量部は半導体基板４０１上の
開孔部内に第１のゲート酸化膜４０８を介して形成され
る。本実施例においては、蓄積容量は基板上の開孔部の
主に側壁部に形成されるため、開孔部の深さを十分とる
ことによりメモリセル面積は蓄積容量値の制限を受けな
くなるという利点がある。
開孔部内に第１のゲート酸化膜４０８を介して形成され
る。本実施例においては、蓄積容量は基板上の開孔部の
主に側壁部に形成されるため、開孔部の深さを十分とる
ことによりメモリセル面積は蓄積容量値の制限を受けな
くなるという利点がある。
［発明の効果］
以上説明したように本発明は、ｌトランジスタ型ダイナ
ミックメモリセルにおいてデータ転送用ＭＯＳＦＥＴを
語選択線の開孔部内に形成することにより、メモリセル
の面積を蓄積容量部が占有する面積に収めることができ
る効果がある。
ミックメモリセルにおいてデータ転送用ＭＯＳＦＥＴを
語選択線の開孔部内に形成することにより、メモリセル
の面積を蓄積容量部が占有する面積に収めることができ
る効果がある。
例えば２層１ｍルールで設計されたダイナミックメモリ
に於て、従来例では約６０μｍ２の面積が必要だったも
のが本発明の第２実施例を適用することにより約３５μ
ｍ２に縮小できる。
に於て、従来例では約６０μｍ２の面積が必要だったも
のが本発明の第２実施例を適用することにより約３５μ
ｍ２に縮小できる。
第１図は本発明の第１実施例の縦断面図、第２図は従来
の１トランジスタ型ダイナミックメモリセルの縦断面図
、第３図は本発明の第２実施例の縦断面図、第４図は本
発明の第３実施例の縦断面図である。 １０１・・・・・・・・・・・・・・半導体基板、１０
２・・・・・・・・・・ｎ″層（蓄積容量部）、１０３
・・・・・・・・・・・フィールド酸化膜、１０４・・
・・・・・・・・・・・・・語選択線、１０５・ ・・
・ ・・・ ・・・・ ・ ・ ・・Ｐ＋領域、１０
６・・・・・・・・・・・・・ゲート酸化膜、１０７・
・・・・・・・・・・＋１”層（ビット線）、２０１・
・・・・・・・・・・・・・半導体基板、２０２・・・
・・・・・・・・フィールド酸化膜、２０３・・・・・
・・・・・・・・ゲート酸化膜、２０４・・・・・・第
１ゲート（セルプレート）、２０５・・・・・・・・・
・・・・・・・絶縁膜、２０６・・Φ・・・・・・・・
・・・第２ゲート、２０７・・・・・・・・・・・ｎ“
層（ビット線）、３０１・・・・・・・・・・・・・・
半導体基板、３０２φ・・・・・・・・・・・・・・・
ｎ＋層、３０３・・・・・・・・・・・フィールド酸化
膜、３０４・・・・・・第１ゲート（セルプレート）、
３０５・・・・・・・・・・・・・ゲート酸化膜、３０
６・・・・・・・・第２ゲート（語選択線）、３０７・
・・・・・・・・・・ｎ０層（ビット線）、３０８・・
・・・・・・・・・・・ゲート酸化膜、３０９・・・・
・・・・・・・・・・・・絶縁膜、３１０・・・・・・
・・・・・・・・・ ・Ｐ＋領域、４０１・・・・・・
・・・・・・・・半導体基板、４０２・・・・・・・・
・ｎ９領域（蓄積容量部）、４０３・・・・・・・・・
・・フィールド酸化膜、４０４・・・・・・・・・・・
・・・・語選択線、４０５・・・・・・・・ ・ ・・
・・・・Ｐ＋領域、４０６・・・・・・・・・・・・
・ゲート酸化膜、４０７・・・・・・・・・・ｎ＋層（
ビット線）、４０８・ ・・ ・・ ・・・・ ・・
・ ・ゲート酸化膜。 第１１！１ 特許出願人 日本電気アイジ−マイコンシステム株式会
社
の１トランジスタ型ダイナミックメモリセルの縦断面図
、第３図は本発明の第２実施例の縦断面図、第４図は本
発明の第３実施例の縦断面図である。 １０１・・・・・・・・・・・・・・半導体基板、１０
２・・・・・・・・・・ｎ″層（蓄積容量部）、１０３
・・・・・・・・・・・フィールド酸化膜、１０４・・
・・・・・・・・・・・・・語選択線、１０５・ ・・
・ ・・・ ・・・・ ・ ・ ・・Ｐ＋領域、１０
６・・・・・・・・・・・・・ゲート酸化膜、１０７・
・・・・・・・・・・＋１”層（ビット線）、２０１・
・・・・・・・・・・・・・半導体基板、２０２・・・
・・・・・・・・フィールド酸化膜、２０３・・・・・
・・・・・・・・ゲート酸化膜、２０４・・・・・・第
１ゲート（セルプレート）、２０５・・・・・・・・・
・・・・・・・絶縁膜、２０６・・Φ・・・・・・・・
・・・第２ゲート、２０７・・・・・・・・・・・ｎ“
層（ビット線）、３０１・・・・・・・・・・・・・・
半導体基板、３０２φ・・・・・・・・・・・・・・・
ｎ＋層、３０３・・・・・・・・・・・フィールド酸化
膜、３０４・・・・・・第１ゲート（セルプレート）、
３０５・・・・・・・・・・・・・ゲート酸化膜、３０
６・・・・・・・・第２ゲート（語選択線）、３０７・
・・・・・・・・・・ｎ０層（ビット線）、３０８・・
・・・・・・・・・・・ゲート酸化膜、３０９・・・・
・・・・・・・・・・・・絶縁膜、３１０・・・・・・
・・・・・・・・・ ・Ｐ＋領域、４０１・・・・・・
・・・・・・・・半導体基板、４０２・・・・・・・・
・ｎ９領域（蓄積容量部）、４０３・・・・・・・・・
・・フィールド酸化膜、４０４・・・・・・・・・・・
・・・・語選択線、４０５・・・・・・・・ ・ ・・
・・・・Ｐ＋領域、４０６・・・・・・・・・・・・
・ゲート酸化膜、４０７・・・・・・・・・・ｎ＋層（
ビット線）、４０８・ ・・ ・・ ・・・・ ・・
・ ・ゲート酸化膜。 第１１！１ 特許出願人 日本電気アイジ−マイコンシステム株式会
社
Claims (1)
- １トランジスタ型ダイナミックメモリセルにおいて、
第１の導電型を有する半導体基板内に形成された第２の
導電型を有する電荷蓄積領域と、該半導体基板上に絶縁
膜を介して形成された語選択線と、語選択線上に形成さ
れビット線を有し、該電荷蓄積領域とビット線が語選択
線の開口部に語選択線とゲート酸化膜を介して形成され
た第１の導電型を有する半導体で接続されていることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214226A JPH0263160A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214226A JPH0263160A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263160A true JPH0263160A (ja) | 1990-03-02 |
Family
ID=16652286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214226A Pending JPH0263160A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263160A (ja) |
-
1988
- 1988-08-29 JP JP63214226A patent/JPH0263160A/ja active Pending
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