JPS58137245A - 大規模半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路メモリに係わり、特に平面面
積を増大することなく大容ｔｔ−実現し、大規模化に好
適な半導体集積回路メモリに関する。

半導体集積回路メモリの１つとして、ＭＯＳダイナミッ
クメモリは、１９７０年代初頭にＩＫｂのダイナミック
ランダムアクセスメモリ（以下ｄＲＡＭと略す）が発売
されてから、３年に４倍の大規模化が達成されてきた。

しかるに、この−メモリチップを入れるパッケージは、
主に１６ビンＤＩＰ（デュアルインパッケージ）が用い
られてきており、チップを入れるキャビティサイズも制
限されていることから、メモリチップも４陪の大規模化
に伴なってもたかだか１，４倍にしか増大していない。

従って、１紀憶容量たる１ビット分のメモリセル面積も
大規模化に伴なって、大きく減少しており、４倍の大規
模化に伴なって約１／３に微小化している。キャパシタ
の容量Ｃは、Ｃ＝ｇＡ／ｌ（ここでｇ：絶縁膜の誘電率
、Ａ：キャパシタ面積、ｔ：絶縁膜厚）で表わされるの
で、面積Ａが１／３になれば８とｔが同じである限９Ｃ
も又１／３になる。記憶容量としての信号量Ｓは電荷量
Ｑに比例しており、このＱはＣと邂圧■との積であるこ
とから、人が小さくなれば比例してＱも小さくなり、信
号Ｓはそれに伴なって小さくなる。

雑音ｔＮとすれば、Ｓ／Ｎ比はＳの減小に伴なって小さ
くなシ、回路動作上大きな問題となる。

従って、通常は人の減少分をｔの減少分で補なつてきて
おり、４Ｋｂ、１６Ｋｂ、６４Ｋｂと大規模化されるに
伴ない、典型的なＳ”Ｏｘ嘆厚として１１００ｆ１，７
５ｎｍ、５０１ｍと薄くなってきた。

さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によってＢｔ基板内に約２０
０ｆＣの電荷が発生して、これが雑音となることが確認
され、信号量としてのＱも、はぼ２００ｆＣ以下にする
ことが動作上困難となって１また・ 従って、絶縁膜をさらに加速して薄くすることが実行さ
れており、今度は、絶縁膜の絶縁破壊が問題となってき
た。８１０！の絶縁耐圧電界は最大１０？ｖ１５！であ
り、従ってｌＱｎｍの５ＩＯｓはＩＯＶ印加によってほ
とんど永久破壊を起すか劣化する。また長期信頼性を考
慮すると、最大破壊鑞圧よりなるべく小さ卆電圧で用い
ることが肝要となる。

本発明はこれらのメモリセルの微小化に伴なうα粒子に
よる擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深刻化に
対処する丸め、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａｔ−保つかある
いは増大する方法を提供するものである。

本発明の骨子は、ＳＬ基板に堀り込んだ溝の側壁部をキ
ャパシタの電極面として用いることにより、平面面積を
増大することなく電極面積を増大することにある。これ
によって１．絶縁膜を薄くしてその絶縁膜の破壊を増大
させることなく、所望のキャパシタ容量を得ることがで
きる。

第１図は、絶縁ゲート電界効果トランジスタｃ以下ＭＯ
８）ランジスタ）を用りた１トランジスタ屋ダイナミツ
クメモリ七ルの構成図を示すものであり、電荷を貯える
キャパシタ１とスイッチ用ＭＯ８）う／ラスタ２で構成
され、スイッチトランジスタのドレインはビット線３に
接続されており、ゲートはワード線４に接続されている
。

キャパシタｌに貯えた信号電荷管スイッチトランジスタ
２によって読み出すことによって動作が行われる。実際
のＮビットのメモリを構成するには、メモリアレーを構
成するが、大別して以下に述べる２つの方法がある。第
２図には信号を差動でとり出すセンスアンプ５に対し、
両側にビット線３１と３２ｆ：配列するいわゆる°開放
ビット線”構成を示す、これは一本のワード線４１に対
して一方のビットｌｌ１３１のみが電気的に交叉してい
るものであ抄、ビット線３１と３２の信号の差をセンス
アンプ５で検出するものである。

第３図は他方の“折り返しビットライン°構成を示すも
のであり、センスアンプ５に接続されている二本のビッ
ト線３１．３２が、平行に配列されてお抄、一本のワー
ド線４１が二本のビット線３１．３２と交叉している。

後述する本発明の実施例は、主に折り返しビットライン
構成の場合を示すが、同様に開放ビットライン構成にも
適用可能である。

ｆａｚ図、第３図に示すように、ビット線３２の寄生容
量６の値をＣＤとし、メモリセルのキャパシタ１２の値
を０１とすれば、このメモリアレーの主要な性能指標の
一つがＣｍ／ＣＤとなる。このメそりアレーの８／Ｎ比
はＣｍ／ＣＤと一対一対応しており、メモリセルのキャ
パシタの１ｌｉＬｌｃきくすると同時に、ビットライン
の寄生容量ＣＤを小さくすることも同様にＳ／Ｎ比を向
上することになる。

第４図に折り返しビットライン方式のメモリセルの平面
の１例を示す。通常ＩＱＱｎｍ以上の厚いフィールド酸
化膜に囲まれた活性領域７の一部がキャパシタを形成す
るため、プレート８で覆われている。スイッチトランジ
スタを形成する部分と、Ｓｉ基板上のドレインへビット
線電重接続を行うコンタクト孔９の部分はプレートが１
択的に除去されており（領域８０）、この部分にワード
線４１．４２が被着されて、スイッチトランジスタ２を
形成してｂる。理解を助けるために、第５図には、第４
図のＡＡで示した部分の断面図を示すＯ 以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｎチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすればよ
い。

ｐ型１０Ω−α種度ＯＳｔ基板１０上に、通常はｉｏｏ
〜１ｏｏｏｎｍ厚種度のフィールド５ｌｏｚ膜ｌｉｔ％
８ｉｓＮａｔ耐酸化マスクとして用いるいわゆるＬＯＣ
Ｏ８法等で選択的に被着する。この後１０〜ｘｏｏｎｍ
厚のゲート酸化膜１２を熱酸化法などによってＢｔ基板
１０上に被着する。

この後リンやＡＩを添加した多結晶ＢＬに代表されるプ
レート８を選択的に被着し、この多結晶Ｓｉのプレート
８を酸化し、第１層間酸化膜１３を形成する。しかる後
に、多結晶８１＋Ｍｏシリサイドやあるいはりフラクト
リー金属（Ｍｏ＋Ｗ）に代表されるワード線４を被着し
、リンやＡｓなどをイオン打込みすると、プレート８と
ワード線４の被着されていない活性領域にｎ“の拡散層
１５が形成されてスイッチ用ＭＯ８）ランジスタ２のソ
ースとドレインになる０、この後リンを含んだいわゆる
ＣＶＤ法によるＰＳＧ１４を５００〜ｉｏｏｏｎｍ被着
し、ＡＺ電極で代表されるビット線３の拡散層１５部へ
の接続を行う処にコンタクト孔９を形成して、ビット線
３を選択的に被着する。

このメモリセルにおいては、記憶容量となるキャパシタ
１の、領域１６は第４図の斜線で示される部分であり、
メモリセル自体が小さくなればまた領域１６の部分も小
さくなり、ゲート酸化膜１２を薄くしない限り、面に説
明した通りキャパシタ容量Ｃ３が小さくなりメモリ動作
上大きな問題となる。

本説明では、プレート８とワード、１４（すなわちスイ
ッチトランジスタ２のゲート）下の絶縁膜は同じ５ｉｎ
ｓ膜１２とし九が、キャパシタＣｓＯ値を大きくするこ
とを主目的とし、プレート８下の絶縁膜はｓ　ｉｏｌと
５ｉＩＮ４のどちらか一方あるいは両方を用いて１層〜
３層構造の絶縁膜が用いられることもある。

本発明は従来のこの構造の欠点を補ない、平面面積を拡
大することなくＣＩを増大することを目的としている。

以下実施例を用いて詳細に説明する。まず第６図に示す
ように、ｐ型１０Ω−鋸の３ｉ基板１０上に両速したＬ
ＯＣＯ８法によって５００〜１１０００ｎ厚のフィール
ド８ｉ０ｘｌ［１１を選択的に形成する。このフィール
ド８ｆＯｓ膜は第７図に示すようにＳｉ基板表面に全体
的に８　ｉ　０ｓ暎を形成してから不必要な部分をホト
エツチング法等で除去しても同様に形成することができ
る。本発明の説明ではＬＯＧ０８法を用いることとする
。

この後、第８図に示すように、Ｆ−？Ｃｌのガス例えば
ＣＦ４．８Ｆｓ　、ＣＣｌ４等を主成分、あるいはこれ
らにＨの入つ九ガスを主成分とした平行平板型プラズマ
エツチングで、Ｓｉ基板１０の所定の部分にエッチ溝１
７を形成する。このプラズマエツチングのマスクは、通
常のホトレジストそのものでは、ホトレジスト自体も工
？チングされて消失する場合があるので、予め、第６図
に示した構造にＳｉ基板１０上に８１０１．５ｌｓＮ４
ｓＣＶＤＳｆＯｉの順に膜を被着し、まず最上層のＣＶ
Ｄ８　ｉｏｎ　ｔホトレジストマスクにエツチングした
後、その下層のＳ　ｊｓＮ４，８　ｉ　０ｓをエツチン
グし、これらをマスクとしてＳｉ基板１０をエツチング
すればよい。この８１ｓＮｎ膜は、マスクとしてのＣＶ
Ｄ８１０ｇを最終的に除去する余に、フィールド５ｉｏ
ｓ膜１１がエツチングされるのを防ぐものである。従っ
てこの目的に合致するものなら、他の膜でよい。少なく
とも、これらのＣＶＤ５　ｔ　ｏ雪／　８　ｉ　ｓ　Ｎ
４　／　８　ｉ　（ｈの三層嗅はマスク材でありいずれ
は除去されて３ｉ基板上には残存しない、従ってこの目
的に添う場合には、マスク材を限定しない。あるいは、
すでに微細なビームを形成できるなら、マスク材がなく
とも所望のエツチング溝１７を得ることもできる。

エツチング溝１７の深さは、原理的にはほとんど制限が
ないが、溝の幅をＷＭとすれば、深さＤＭは０．５　Ｗ
ｗ〜５ＷＭ程度が現実的である。

この後、キャパシタの絶縁膜を形成する。この絶縁膜は
、電気的に耐圧が高く、安定なものであれば、原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化５ｌｏｔ、熱窒化８　’　３Ｎ４１　ＣＶＤ
　８　’ｓ　Ｎａ　＊　ＣＶＤ＋反応性スバッタによる
Ｔａ１０ｓ、Ｎｂ！Ｏｓ、Ｇｒ０３等がある。これらの
＠を単層あるいは多層としてキャパシタ絶縁膜とするこ
とができる。本実施例では、５ｉｎｓと８ｆｓＮ４０重
ね膜を用いた場合を説明する。

ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｉ基板１０に形成した溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な損傷や汚染を与えている。従ってドライ
エツチングし人後、１０〜ｓｏｏｎｍ程度、上記の損傷
、汚染が実効的に問題とならない程度まで溶液エツチン
グすればよい。溶液としては％　Ｎ　Ｈ４０Ｈ＋　Ｈｔ
　Ｏを系やＨＦ　＋　ＨＮ　Ｏｓ系の水溶液がこの目的
によく合致している。

第９図に示すように、トの溶液エツチングで８４基板１
０とその溝１７の表面を除去したのち、キャパシタＳｆ
Ｏ！膜１８を５〜２０ｎｍよく知られ九９００〜１２０
０　ｔ、酸化雰囲気での熱酸化によって形成する。この
後６５０〜８５０℃においてＣＶＤ法によってキャパシ
タ５ｉｓＮａ膜１９１に５〜２６ｎｍ厚に被着する。こ
れらの膜厚は所望の単位面積当り容量と耐圧を勘案して
設定するので、上記膜厚範囲を逸脱する場合もある。

このＣｖＤＳｉｓＮ４１９は、一般にその内部応力がＩ
　Ｘ　１０　”　ｄＹｎ／　ｃｍ”に達し、強大なるが
故に、Ｂｔ基板１０に直接被着すると、欠陥が生じて特
性を損ねる・従って、一般には５ｉｌＮ４下に５ｊ（ｈ
金敷くことが行なわれる。Ｓｉ基板１０ｔ−直接窒化し
てＳｉ、Ｎ、膜を形成する場合はこの限りで女く、緻密
で１１血的耐圧の高い膜を得ることができるが、１０ｎ
ｍより厚い膜を得る“には、１時間を越える反応時間を
必要とする。また膜厚増加率も１０ｎｍを越えると急速
に低下することから、厚い膜を得るには適当ではない、
またこれらの８ｉ１Ｎ４膜１９はその表面を２〜５ｎｍ
酸化して耐圧を向上することができる。

この後第１０図に示すように、多結晶３ｉで代表される
プレート８を全面に被着する。ＣＶＤ法で被着した多結
晶Ｓｉはよく溝１７の内側までまわりこんで堆積するの
で、溝１７の側壁部の多結晶３ｉも上面とはソ同じ膜厚
となる。その後この多結晶８１ＫＰＯＣＩｓガス等を用
いてリンを熱拡散する。エッチ溝１７の幅がＷＭである
から、多結晶ｓｉｓの厚さをＴｓｒとすると、ＷＭ＞２
Ｔ８１の場合には、第１０図に示すような溝（溝幅２Ｔ
ｇｚ）が残存する。この溝はその上面に被着される絶縁
膜や、ワード線４の加工や被着状態に悪影響を及ぼすの
で、埋め友方がよい。本発明では、第１０図に示すよう
に、同じ多結晶Ｓｉを厚さＴａ２で全面に被着して、そ
の後全面をよく知られたＣＦｄや８Ｆ−ガスを用いるプ
ラズマエツチングでＴｌｌ！厚分だけ除去すると、第１
０図に示すように多結晶５ｉｓｚが丁度溝に埋め込まれ
た形で残存し、上面が平坦となる。１回の多結晶Ｓ１８
の堆積のみで溝が埋まる場合には、２回目の堆積は必要
がないが、プレート８は配線部としても用いるので、適
当な厚さとしては１００〜ｓｏｏｎｍ程度である。これ
で埋まらない場合は上記の説明のように多結晶３ｉの２
度堆積法を用いる。

多結晶Ｓｉ８の上にそのｆま２度目の多結晶Ｓｉを被着
して全ｔｔエツチングすると、両者の境目が融合してい
るので、エツチングの終点が走力でなくなる。そこで第
１層の多結晶ｓｉ８の表面を５〜３０ｎｍ熱酸化して両
者の間にＳ’Ｏｚ層をはさむ。こうすると、２層目の多
結晶Ｓｉが全面にエッチされた状態で１層目の多結晶Ｓ
ｉ８上の５ｉＣｈ＠が露出され、一般に多結晶ｓｉのプ
ラズマエツチングは８ｊ（ｈのエツチング速度よね多結
晶ＳＫが１０倍以上大きいので、多少オーバエツチング
を行っても第１層の多結晶Ｓｉ８は５ＩＣｈに保護され
ており、エツチングされることはない。

その後、ホトエツチング法によって、プレート８を形成
し第１１図に示すように１、これを酸化して１００〜４
００ｆｔｍ厚の第１層間酸化＠１３を得る。この時８ｉ
、Ｎｎ膜１９はほとんど衰化されない。この後第１層間
酸化１ｉ［１３をマスクとして５ｉｓＮｎ膜４９とＳ’
Ｏｓ１［１８をエツチングで除去し、８００〜１１５０
ｔの乾燥酸素に１〜５俤のＨＣｌを含んだ酸化によって
１０〜５０ｎｍ厚のゲート酸化膜１２′ｔ−得る。その
後、第１２図に示すように所定の部分に、多結晶３ｔ、
シリサイド（ＭＯ：Ｓ’ｓ　Ｔａ５Ｏｉ　）等の単層あ
るいはこれらの重ね嗅、さらにはＷやＭＯ等のりフラク
トリー金属などのゲート（ワード＠４）を選択的に被着
する。

その後第１３図に示すように％ＡＩやリンを６０〜１２
０ＫｅＶに加速してイオン打込みすると、プレート８と
ゲート４の被着されていない部分にｎｏのソース・ドレ
イン層１５が形成される。

さらにリンｔ−４−１０ 膜で代表される第２層間絶縁膜１４を３００〜１１００
０ｎ厚に被着し、９００〜１０００℃で熱処理して緻密
化する．その後、基板のｎ＋層１５や、ゲート４、プレ
ート８に達する電極接続孔９を形成し、ＡＩで代表され
る電極３０を選択□ 的に被着する（図ではビット線３のみ示した）。

これによって、エッチ溝１７の側壁をキャパシタの一部
とした１トランジスタ減ダイナζツクメモリセルが構成
できる。

第１４図に仁のメモリセルの平面図を示す。エッチ溝１
７の底面が上面と同じとすれば、上面から見九キャパシ
タ領域は、変化がないので、エッチ溝１７の周辺長をＬ
Ｍ％深さｔ　Ｄ　ｖとすれば、エッチ溝を追加し九こと
により、ナヤパシタ面積はＬＭＸＤＭ分だけ増加する。

キャパシタ頭載１６の平面面積Ｙｔ３μｍ角とし、これ
に１μｍ角で深さ２μｍの溝１７ｔー形成したとすれば
、平面面積は９μｍｌ　となり、エッチ溝の側壁部は１
×４Ｘ２＝８μｍ３となる。すなわち、１μｍで深さ２
μｍのエッチ＃１１７ｔー追加することにより、キャパ
シタ面積は９μｍｌから１７μｍ”（＝９＋８）に約倍
増する．これによって、センスアンプ５に入力する信号
のＳ／Ｎ比は約倍増し、メモリの安定動作の点で極めて
顕著な効果がある。

第１４図の説明では、溝１７を正方形とし友が、これを
複数個とする本発明の他の実施例を第１５図と第１６図
で示す。第１５図はキャパシタ領域１６のヘリから一定
の距離ΔＬに溝１７のヘリがあるとし、一つの溝１７で
構成した場合を示す。

キャパシタの面積ｔＬｘＬとすれば、エッチ溝１７の周
辺長Ｌｗは４（Ｌ−２ΔＬ）となる・第１６図は本発明
の他の実施例を示すもので、図示のように、４つの正方
形の溝を形成した．エッチ１１１７の間の距離ｔＳＭと
すれば、４つのエッチ溝の周辺長は８（Ｌ−２ΔＬ−８
Ｍ）となる。

これらの大小関係を直観的に理解するために、Ｌ＝５μ
ｍΔＬ＝８Ｍ＝１μｍとすれば第１５図の溝が１つの場
合の溝の周辺長Ａ１はＡ１＝１２μｍ１第１６図の４つ
の場合の周辺長Ａ４はＡａ＝１６μｍとなる。

従って、一般に１つの溝より複数個の溝が有利であり、
リングラフィで加工できつる最小寸法をＬｍｉｎとすれ
ば、エッチ溝の幅Ｌ　ｗ　ｓその間隙８ｗｔＬｗ　＝８
Ｍ＝Ｌｍｉｎと−１−；ｂ（Ｄカｉｋモ有利テある．Ｌ
Ｍと８ｗのどちらか一方が他方より大きいとしたら、ど
ちらか一方の小さい方ｉＬｍｉｎとすればよい。

第１７図に本発明の他の実施例を示す。本実施例の要点
は，Ｌｍを一定として、第１５図に示した場合にへこみ
を導入した点であり、内部に入り込んだ側壁部だけさら
に面積が増加する。

第１８図は本発明の他の実施例を示す６本発明は幅Ｌｘ
のａ１？で囲まれた平面キャノ々シタ部１６２がある場
合であ抄、これによっても、中に形成され丸柱状部の側
壁が第１５図の場合に．ｉたに加わりキャパシタ面積を
増加させることができる。

第１７図、第１８図の実施例の共通点はエッチ溝１７の
内壁に添って内壁の折れ曲る角度が１８０度を越える部
分（第１７図，第１８図でθＬで示し九部分）が存在す
ることである。リングラフィによって加工されたこれら
のパターンの端は、絶対的な直線で形成されていること
はほとんどなく、半径ｒＯ曲率をもつことが一般的であ
るが、この場合でも、１８０度を越える角度があること
で規定できる。いいかえれば、溝１７の内壁に凸の部分
があることで規定できる。

第１９図は本発明の他の実施例を示すものであリ、柱状
部が複数個１６３，１６４とある場合であり、これも又
同一面積にて大きなキャパシタ面積をうろことができる
。

以上、本発明の実施例をメモリセル一単位を用いて示し
九が、実際のメモリは、このセルが複数個でアレーを形
成しており、相互のセル間の干渉が問題となる。

第２０図〜第２２図にこの説明図を示す。第２０図に示
すように、４つの溝１７１〜１７４が交互に配設する。

この場合に、互いの干渉は大別して溝と溝の間（ＡＡ断
面）、溝と拡散層の間（ＢＢ断面）がある・ 第２１図は溝１７１と溝１７２間の干渉を説明する図で
あり、溝１７１と１７２はフィールド酸化膜１１をはさ
んで互いに向門合っており、それぞれのまわりには、空
乏層２０１と２０２が形成されている。物理の本質を□
損わない限り簡略化した空乏層近似法によると、ゲート
絶縁膜１２とれぞれ、８’基板１０の誘電率、フェルミ
レベルおよび素電荷量（＝１．６Ｘ１０−１・Ｃ）、お
よびＳｉ基板の不純物濃度である。ゲート絶縁＠１２は
空乏層の厚さに比べて通常は十分に薄いので、Ｖｃはプ
レートに印加する電圧Ｖａとみなしてよいので、印加電
圧の１／２乗で空乏層は伸びる。

また、界面にキャリヤが平衡状態まで十分存在し第２１
図に示すように、両方から空乏層が伸びてくると、互い
の間の電流（キャリヤの移動）のやりとりは指数関数的
に増大する。たとえば、通常のメモリセルの諸元から、
Ｎム＝　Ｉ　Ｘ　１０”／ａｔ？Ｖａ＝５Ｖとすると、
Ｘｄｍａｘ−１５μｍ。

Ｘｄｍｉｎ　　＝＝　Ｏ，ｇ　＃　ｍとなる。従ッテ、
モＬ溝１７１と１７２の最短距離が８ｍ１ｎとすると、
Ｓｍ１ｎがＸ　ｄ　ｍａｘとＸｄｍｉｎを加えた距離す
なわち３．３μｍ（−＝Ｌ５＋０．８）に近づき、さら
には小さくなるにつれて一方の溝壁に貯えられていたキ
ャリヤは、他方の溝へ流れていき、貯えていた情報が失
なわれることになる。キャリヤのない方へ、キャリヤが
移動すると、その分だけ空乏層が縮′み、キャリヤが失
なわれ九方は、空乏層が伸びるので、拮抗を保つ。

ダイナミックＲＡＭは、情報が揮発性なので、通常は２
０　ｍ　ｓ毎に書き替える（リフレッシュともいう）、
従ってこの間に十分再生可能な信号量を保っておけばよ
いので、以上説明し友ごとく、単純に空乏層が接触する
か否かを判定基準とすることはできない。しかし、Ｓｍ
１ｎ　＞　Ｘｄｍａｘ　＋）（ｄｍｉｎ　としておくこ
とは情報の保持のために有効な手だてとなる。隣接の２
つの溝１７１と１７２ともキャリヤのないときには、両
者とも最大の空乏層幅Ｘｄｍａｘ　となるが、たとえ接
触し九としても、共にキャリヤがないので情報が破壊さ
れることはない。

また第２２図に示すように、濤と溝間の干渉だけでなく
、溝１７３と拡散層１５１間の干渉も想定される。この
場合も基本的には溝と溝間干渉と同様である゛。

メモリセルは、集積密度を高める必要があるので、特に
溝間の距離を短かくする場合には、既述したＸｄｍａｘ
の式から推察できるように、基板喪度Ｎムを上昇すれば
よい。Ｂｔ基板１０全体の喪度を高めるのが最も単純な
方法であるが、この場合には、メモリセル以外の周辺回
路にも影響を及ぼすので、第２３図に示すように、あら
かじめ第８図に示した溝形成前に、基板と同導電型のウ
ェル２２ｆ：溝の部分に形成すればよい。Ｂなどのｐ型
不純物をイオン打込みによってｌ　ｘ　ｌ　０１！〜１
　ｘ　１０１４□−２の密度に添加し、その後１０００
〜１２００℃の熱処理によって所定の深さに拡散すれば
よい。第２３図では、溝１つに対して１つのウェル２２
ｔ−形成する場合を示したが、メモリセルを複数間食む
メモリアレー全体に１つのウェルを形成しても同様の効
果を期待できる。この場合には、スイッチトランジスタ
２０部も高濃度となるので、これを避ける場合には、第
２４図に示すように第８図に示し丸溝１７を形成した後
にＳｉ表面から熱拡散法等によって表面層にのみ基板と
同一導電型の高貴度層２３を形成すればよい。イオン打
込みは、直進性があるので、溝１７の側壁に不純物を添
加するには、斜め方向からイオン打込みしたり、あるい
は１０ＫｅＶ以下の加速電圧で、積極的に打込みイオン
によるスパッタリングを利用り、、１１１壁にも不純物
を被着されることもできる。

以上述べてきた本発明の実施例は、すべて、ＭＯ８容量
の反転層をメ篭りセルのキャパシタ１として用い九もの
である。さらにｎ◆層−プレート８間のキャパシタを用
いた本発明の他の実施例を第２５図に示す、これは、第
８図に既述した溝１７の形成後、ホトエツチング法等で
選択的にキャパシタ領域１６の部分に拡散層１５と同じ
ｎ◆導電製の領域、すなわちキャパシタ電極層２４−を
形成する。方向性のあるイオン打込み法を用いると％　
１ｉｔｒｖ＠壁部に不純物を添加するにはＡｓ’？Ｐを
斜め方向に打込んだり、あるいは１０ＫｅＶ以下に加速
エネルギーを下げて、積極的にイオンによるスパッタリ
ングを利用して側壁部にＡａ＋Ｐを添加する。あるいは
、通常よく用いられるＰＯＣ／１を用いた熱拡散法やＡ
ｓ４’Ｐを含むＣＶＤガラスを選択的に被着して、これ
から八８やＰを拡散することもできる。

を九本発明のフィールド部は、酸化膜１１で形成したが
、本発明はメモリセル間のアイソレーション部として、
第２６図に示した基板に堀り込んだアイソレーション溝
２５ｔ−用いることもできる。

これは％８’基板に、よく知られたＣＦＩや８Ｆ・ガス
を主成分とするドライエツチングで、１〜５μｍ深さの
導を堀り、これに８’０ｓｌｌｌや、あるいは多結晶３
ｉなどの膜２６を充填しアイソレーションとするもので
ある。充填膜２６を導電性のある、たとえば不純物添加
し九多結晶３ｉなどにするときには、第２７図に示すよ
うに５ｆＯｓや１ｓＮａ等に代表されるアイソレーショ
ン絶縁膜２７を、あらかじめ被着しておいてから、充填
膜２６を埋め込めばよい、ｃｖｎ法で被着する多結晶Ｂ
ｔは細い溝でもよくまわり込み、幅１μｍ１深さ５μｍ
の溝でも、０．５μｍ厚のＣＶＤ多結晶ｉ９ｉで埋める
ことができる。

第２８図に本発明の他の実施例を示す、これはすでに説
明した、第２１図の例のフィールド酸化膜１１のかわり
に、第２７図に示した溝によるアイソレーションの例で
ある。第６図に示したアイソレーションを形成する時点
で、Ｓｉ基板１０にアイソレーション溝２５を形成し、
ＳｉＯ！あるイ’ｔｉ　８１　＠Ｎ４との重ね膜のアイ
ソレーション絶縁膜２７を１０〜ｚｏｏｎｍ厚に被着し
、多結晶Ｓｉの充填膜２６を充填する・膜２６の堆積時
か、あるいは堆積後にリンやＡ−を添加して導電性を得
る。この充填膜２６を接地電位に保つか、あるいは電源
電圧Ｖｃｃと同電位にしても、十分溝２５の下部に基板
と同導電型の不純物濃度の高い領域を形成しておけば、
この溝は両側から伸びる空乏層２０−１と２０−２を分
離することができる。

ひいては、溝１７１と１７２の距離を縮めることができ
、メモリの高密度化に資することができる。

第２８１は、反転層による例を示したが、第２５図に示
したキャパシタ電極を用いる場合も全く同様に形成でき
ることは明らかである。

本発明の実施例では、ｎチャネル型の例を用いて説明し
たが、ｐチャネル型にするには、導電型をすべて逆にす
ればよい。

ま九本発明の詳細な説明では、折り返しビットライン構
成を用いたが、開放ビットライン構成にも同様に適用し
うろことは明らかである。

以上本発明を詳細な実施例によって示したが、たとえば
３μｍ角のキャパシタ領域１６に２μｍ０の深さ４μｍ
の溝１７を形成すると、この溝がないときには９μｍ２
のキャパシタ面積となるが、溝がある場合には４１　μ
ｍ”（＝＝３ｘ３＋２ｘ４ｘ４）となり、５倍以上の改
善となる。実際には溝１７の側壁は完全に垂直でなく、
また溝１７の平面形状は完全に正方形ではなく、微細部
でのリングラフィの解像力低下のため、若干丸みを帯び
るが、基本的には数７倍の改善が実現できる。ダイナミ
ックメモリではα線などによる擾乱は、メモリのキャパ
シタ容量Ｃ−が１（１以上改善されても顕著に改善され
る場合があるので、ｃｆｌの数倍の改善は、同じ規模の
メモリの枠を越えて、更に大規模なメモリへ発展するこ
とができる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図は従来のメモ
リセルを説明する図、第６図から第１３図は本発明の半
導体メモリの実施例を示す断面図、第１４図から第２０
図は本発明の半導体メモリの実施例を示す平面図、第２
１図および第２２図は本発明の半導体メモリのメモリセ
ル間の相互関係を示す断面図、第２３図から第２８図は
本発明の半導体メモリめ他の実施例を示す断面図である
・１・・・キャパシタ、２・・・スイッチ用ＭＯ８）ラ
ンジスタ、３・・・ビットＬ　　４．４１−４４・・・
ワード線（その１部はゲート電極となる）、５・・・セ
ンスアンプ、６・・・寄生容量、７．７１〜７３・・・
活性領域（フィールド酸化膜に囲まれ要領域）、８・・
・プレート、９・・・コンタクト孔（”””””ｂット
線用コンタクト孔）、１０・・・３ｉ基板、１１・・・
フィールド酸化膜、１２・・・ゲート酸化膜、１３・・
・第１層間酸化膜、１４・・・第２層間酸化膜、１５，
１５１．１５２・・。 拡散層、１６・・・キャパシタｆｌＪＬ１７．ｔ７ｔ〜
１７４・・・溝、１８・・・キャパシタ５ｉｎｓ＠、１
９・・・キャパシタ８’ｓＮａ膜、２０，２０１〜２０
４・・・空乏層、２１・・・キャリヤ、２２・・・ウェ
ル、２３・・・高濃度層、２４・・・キャパシタ電極１
．２５・・・アイソレーション溝、２６・・・アイソレ
ーション充填第　１　図 ′ｆＪＺ　　図 １ Ｙ３３　　図 左 ％４　　図 ′￥Ｊ５図 第　１９　　図 Ｉ＾ ′１Ｊｚｏ　　図 ＊　　ｚ＋°　図 １ ％　　ｚｚ　　図 ０５ ￥５　２３　　　邑 ｌ ｌ！Ｐｚ４　　図 ￥Ｊｚタ　回 冨、Ｚ６　　ｒｉＵ ％　２７　　図

Claims (1)

1. 【特許請求の範囲】 １、　シリコン基体に掘り込んだ溝の側壁を含む領域に
   設けた蓄積谷量部と、スイッチ用素子部とを有すること
   ｔ−％徴とする半導体メモリ。 ２　シリコン基体に溝を掘り込む工程と、該溝のａｍに
   絶縁物膜を設ける工程と、該絶縁物膜上に電極層を設け
   る工程と、前記シリコン基体にスイッチ素子部を設ける
   工程とからなることを特徴とする半導体メモリの製造方
   法。