JPS61127161A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61127161A
JPS61127161A JP59248946A JP24894684A JPS61127161A JP S61127161 A JPS61127161 A JP S61127161A JP 59248946 A JP59248946 A JP 59248946A JP 24894684 A JP24894684 A JP 24894684A JP S61127161 A JPS61127161 A JP S61127161A
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JP
Japan
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wiring
data lines
film
films
insulating film
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JP59248946A
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Yasumi Ema
泰示 江間
Takashi Yabu
薮　敬司
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に配線構造の改良に関す
る。
半導体記憶装置（メモリ）においては、セルの微細化に
伴って高集積化、大規模化が急速に進められている。
かかる状況において配線も高密度化され配線幅が狭めら
れて来ているので、配線の抵抗増大や品質低下による、
動作速度の低下や、信頼性の低下が問題になっており、
その対策が強く要望されている。
〔従来の技術〕
第４図はダイナミック型ランダムアクセス・メモリ　（
Ｄ−ＲＡＭ）の−例の要部を示す模式平面図（ａｌ及び
そのＡ−Ａ矢視断面図（ｂ）、１３−Ｂ矢視断面図（Ｃ
１である。　同図において、１はｐ型シリコン基板、２
は素子間分離酸化膜、３は二酸化シリコン（ＳｉＯ□）
誘電体膜、４は一層目の多結晶シリコンＩ’ｉＰＡより
なるキャパシタ電極、５はキャパシタの一電極となるｎ
°型領領域６はゲート酸化膜、７は５ｉＯｚ絶縁膜、８
は二層目の多結晶シリコン層ＰＢよりなるアドレス線（
ゲート電極）、９はｎ゛型ドレイン領域１．１０は燐珪
酸ガラス（ＰＳＧ）層間絶縁膜、１１はコンタクト窓、
１２はコンタクト・バッド、Ｌ、及びＬ２は同層のアル
ミニウム膜＾Ｌ＋　よりなるデータ線を示す。
同図のように従来のＤ−ＲＡＭ等においては、平行に並
んで配設されるデータ線Ｌ　＋　、　Ｌ　２等が同時に
被着される同層のアルミニウム膜ＡＬ＋　によって形成
されていた。
〔発明が解決しようとする問題点〕
然しなから従来のようにデータ線Ｌ　＋　、　Ｌ　ｚ等
が同層の配線材料膜（ここではアルミニウムＡＬ、膜）
で形成される構造においては、メモリセルが微細化され
これを高密度に配設して上記Ｄ−ＲＡＭ等の高集積化を
図る際、上記データ線Ｌ　ｒ　、　Ｌ　ｚ等の配設ピッ
チも縮小されるので、データ線し＋、Ｌ２等の幅も狭（
せざるを得なる。
即ち上記従来構造において、配線ピッチが３．５μｍの
場合コンタクト・バッド１２を配線幅より例えば０．５
μｍ広くとると、配線幅１．５μｍ、配線間隔１．５μ
ｍとなり、この寸法は従来の２５６Ｋｂｉｔ。
ＩＭｂｉｔ等のＤ−ＲＡＭにおいて用いられていた値で
あるが、更に該ＲＡ　Ｍが高集積化され配線ピッチが例
えば２．１〜１．５μｍ程度に縮小された際には、コン
タクト・パッドの余裕寸法を上記同様にとると配線幅を
０．８〜０．５μｍに縮小しなければならなくなる。（
配線間隔も同寸法） 上記のように従来の配線構造によると、極度に高密度高
集積化が要求される超大場模のＤ−ＲＡＭ等においては
、配線幅の大幅な縮小によってその断面積が著しく減少
するために、配線抵抗やエレクトロマイグレーション効
果の増大等を生じ、これによって動作速度や信頼性が低
下するという問題を生ずる。
〔問題点を解決するための手段〕
上記問題点の解決は、記憶セルがマトリクス状に配設さ
れる領域に、同種配線材料膜よりなり並んで延在する配
線が、交互に異なる層の同種配線材料膜で形成され、且
つ下層の該配線上に上層の配線がオーパラ・７ブせしめ
られた配線構造を含む本発明による半導体記憶装置によ
り達成される。
〔作用〕
即ち本発明においては、半導体メモリのセルマトリクス
領域に、並んで延在配設される配線を互いに異なる層の
配線材料膜によって形成し、且つこれらをオーバラップ
させて上層の配線の下部領域を下層の配線で使用し、下
層の配線の上部領域を上層の配線で使用することによっ
て、配線ピッチが縮小された際にも大きな配線幅を確保
するものである。
これによってダイナミック型ランダムアクセス・メモリ
等の半導体記憶装置が極度に高密度高集積化された際に
も広い配線幅が確保でき、配線の所要断面積が維持され
るので、動作速度の低下や信頼性の低下が防止される。
〔実施例〕
以下本発明を、図示実施例により具体的に説明する。
第１図はダイナミック型ランダムアクセス・メモリにお
ける一実施例の要部を示す模式平面図［ａ）及びそのＡ
−Ａ矢視断面図（ｂｌで、第２図は同実施例の効果を説
明するために従来構造と実施例の構造との配線部分のみ
を比較して示す模式側断面図、第３図は配線パターンの
変形例を示す模式平面図である。
企図を通じ同一対象物は同一符号で示す。
実施例を示す第１図（ａ）、　（ｂｌにおいて、１ばｐ
型シリコン基板、２は素子間分離酸化膜、３は二酸化シ
リコン（ＳｉＯ□）誘電体膜、４は一層目の多結晶シリ
コン層Ｐ＾よりなるキャパシタ電極、５はキャパシタの
一電極となるｎ２型領域、６はゲート酸化膜、７はＳｉ
Ｏ２絶縁膜、８は二層目の多結晶シリコン層ＰＢよりな
るアドレス線（ゲート電極）、θ ９はｎ＋型ドレイン領域、１／は第１の燐珪酸ガラス（
ＰＳＧ）層間絶縁膜、１３は下層の配線とドレイン領域
９とのコンタクト窓、１４は第２のＰＳＧ層間絶縁膜、
１５は上層の配線とドレイン領域９とのコンタクト窓、
ＬＡＩ及びＬＡ２は下層のアルミニウム膜ＡＬａよりな
る下層のデータ線、Ｌｌｌｌ及びＬ１２は上層のアルミ
ニウム膜ＡＬｇよりなる上層データ線ヲ示す。
本発明に係わる配線構造を適用したダイナミック型ラン
ダムアクセス・メモリ　（Ｄ−ＲＡＭ）は、同種の配線
材料膜例えばアルミニウム膜よりなり該ＲＡＭ上に平行
に並んで順次配設される複数本のデータ線が、同図に示
すＬ　Ａ　ｌ　、　　Ｌ　ｍ　＋　、　　Ｌ　Ａｚ　、
　　Ｌ８□のように、第２の層間絶縁膜１４を介して２
層に形成されたアルミニウム膜における下層のアルミニ
ウム膜＾ＬＡと上層のアルミニウム膜ＡＬＩＩを用いて
交互に形成される。そして更に上層のアルミニウム膜Ａ
Ｌ８で形成されるデータ線ＬｌｌＩ、ＬＢｚ等がそれぞ
れ下層のアルミニウム膜ＡＬＡによって形成された隣接
するデータ線ＬＡ、、Ｌヶ２等の上部にオーバラップし
て形成される。
このようにすると第２図（ａ）のように同層のアルミニ
ウム膜で形成される従来構造ににおいて、例えば配線幅
＝１ｄ、配線間隔＝１ｄで平行に並んでデータ線ｔ、１
．　Ｌｚ、　Ｌ：ｌ、　Ｌ４．’ＬＳ、　Ｌ６．Ｌ７等
が形成されるのと殆ど等しい幅の配線領域に、第２図（
ｂ）のように同様な同層の配線間隔１ｄを設けた場合、
少なくとも３倍の幅３ｄを有するデータ線Ｌ１０１＋　
ＬＩＯＺ、　ＬＩＯ：ＩＴ　ＬＩＯ４１ＬＩＯ５，ＬＩ
Ｏ６，ＬＩ０７等同数のデータ線を配設することが出来
る。
また第３図に示すように、上層のデータ線例えばＬｌｌ
ｌとドレイン領域とのコンタクト窓１５を避けるための
切り欠き部１６を下層のデータ線ＬＡＩ、　　ＬＡ２等
に設けて置けば、同層配線間の絶縁、結合等から規定さ
れる配線間隔の許す限り下層データ線ＬＡＩ＋　　ＬＡ
□等の幅を、図示実施例より更に広くすることが可能で
ある。
なお上層のデータ線Ｌｌｌ＋　　Ｌ１１２等はこのよう
な制約がないので、上記配線間隔の許す限りにおいて図
示実施例より幅広く形成することは勿論可能である。
上記実施例においては本発明をＤ−ＲＡＭについて説明
したが、本発明は上記Ｄ−ＲＡＭに限らずスタティック
型のＲＡＭ、ＲＯＭ、論理等の半導体記憶装置にも勿論
適用される。
また上記実施例以外の配線材料を使用する際にも適用さ
れる。
〔発明の効果〕
以上説明のように本発明によれば、限られた幅の配’ａ
　？ＩＩ域内により広い幅の配線を並べて配設すること
が可能になる。従って極度に高密度高集積化される超大
容量のダイナミック型ランダムアクセス・メモリ等掘度
に高密度高集積化される半導体記憶装置の配線抵抗を減
少し、且つ配線のエレクトロマイグレーション効果を減
少せしめるので、その性能及び信頼性の向上が図れる。
【図面の簡単な説明】
第１図はダイナミック型ランダムアクセス・メモリにお
ける一実施例の要部を示す模式平面図（ａ）及びそのＡ
−Ａ矢視断面図（ｂｌ、 第２図（ａｌ、　（ｂｌは同実施例の効果を説明するた
めに従来構造と実施例の構造との配線部分のみを比較し
て示す模式側断面図、 第３図は配線パターンの、変形例を示す模式平面図、 第４図は従来構造の要部を示す模式平面図（ａｌ及びそ
のＡ−Ａ矢視断面図（ｂｌ、Ｂ−Ｂ矢視断面図（Ｃ１で
ある。 図において、 ■はｐ型シリコン基板、 ２は素子間分離酸化膜、 ３は二酸化シリコン（ＳｉＯｌ）　誘電体膜、４は一層
目の多結晶シリコン層ＰＡよりなるキャパシタ電極、 ５はキャパシタの一電極となるｎ゛型領領域６はゲート
酸化膜、 ７はＳｉｎ、絶縁膜、 ８は二層目の多結晶シリコン層ＰＢよりなるアドレス線
（ゲート電極）、 ９はｎ゛゛ドレイン領域、 １ｉは第１の燐珪酸ガラス層間絶縁膜、１３は下層の配
線とドレイン領域９とのコンタクト窓、 １４は第２の燐珪酸ガラス層間絶縁膜、１５は上層の配
線とドレイン領域９とのコンタクト窓、 ＬＡｌ及びＬＡ□は下層のアルミニウム膜ＡＬＡよりな
る下層のデータ配線、 Ｌ□及びＬＩＺは上層のアルミニウム膜ＡＬ、＋よりな
る上層データ線 を示す。 草Ｉ　ｇ ＄　２　区 （＋２） 茎３８ に　　１５

Claims (1)

    【特許請求の範囲】
  1. 　記憶セルがマトリクス状に配設される領域に、同種配
    線材料膜よりなり並んで延在する配線が、交互に異なる
    層の同種配線材料膜で形成され、且つ下層の該配線上に
    上層の配線がオーバラップせしめられた配線構造を含ん
    でなることを特徴とする半導体記憶装置。
JP59248946A 1984-11-26 1984-11-26 半導体記憶装置 Pending JPS61127161A (ja)

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EP85308564A EP0183517B1 (en) 1984-11-26 1985-11-26 Semiconductor memory device wirings
DE8585308564T DE3569067D1 (en) 1984-11-26 1985-11-26 Semiconductor memory device wirings
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