JPH0787219B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0787219B2 JPH0787219B2 JP62167165A JP16716587A JPH0787219B2 JP H0787219 B2 JPH0787219 B2 JP H0787219B2 JP 62167165 A JP62167165 A JP 62167165A JP 16716587 A JP16716587 A JP 16716587A JP H0787219 B2 JPH0787219 B2 JP H0787219B2
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- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にメモリセルの配
列と電気的接続構造の改善に関するものである。
列と電気的接続構造の改善に関するものである。
［従来の技術］ 半導体記憶装置は、記憶情報が蓄積されるキャパシタ
と、記憶情報をキャパシタに入力し（書込）かつそこか
ら出力する（読出）ためにワード線によってスイッチン
グされるトランジスタと、情報を伝達するためにトラン
ジスタに接続されたビット線を含んでいる。
と、記憶情報をキャパシタに入力し（書込）かつそこか
ら出力する（読出）ためにワード線によってスイッチン
グされるトランジスタと、情報を伝達するためにトラン
ジスタに接続されたビット線を含んでいる。
第８図を参照して、従来のダイナミック型半導体記憶装
置の概略的な平面図が示されている。第９図は第８図の
線Ｄ−Ｄに沿った概略的な断面図である。これらの図に
おいて、シリコン基板１の１主面上にトランジスタ６の
ソース領域6aとドレイン領域6bが形成されており、さら
にドレイン領域6bに隣接してキャパシタ領域4aが設けら
れている。これらの領域は分離領域７によって分離され
ており、分離領域７下にはチャンネルカット８が形成さ
れている。ソース領域6aとドレイン領域6bの間のチャン
ネル領域3a上にはゲート絶縁膜3bを介してワード線３が
形成されている。また、キャパシタ領域4a上にはキャパ
シタ絶縁膜4bを介してキャパシタ電極９が形成されてい
る。このキャパシタ電極９の形成される平面領域は第８
図における破線のハッチングで示されている。これらの
ワード線３やキャパシタ電極９は絶縁層10によって覆わ
れている。絶縁層10上に形成されたビット線５は、コン
タクトホール12を介して、２つのトランジスタ６に共通
なソース領域6aに接続されている。すなわち、２つのキ
ャパシタ領域4aがそれぞれのスイッチングトランジスタ
６を介して１つのコンタクトホール２によって１つのビ
ット線５に接続されているのである。
置の概略的な平面図が示されている。第９図は第８図の
線Ｄ−Ｄに沿った概略的な断面図である。これらの図に
おいて、シリコン基板１の１主面上にトランジスタ６の
ソース領域6aとドレイン領域6bが形成されており、さら
にドレイン領域6bに隣接してキャパシタ領域4aが設けら
れている。これらの領域は分離領域７によって分離され
ており、分離領域７下にはチャンネルカット８が形成さ
れている。ソース領域6aとドレイン領域6bの間のチャン
ネル領域3a上にはゲート絶縁膜3bを介してワード線３が
形成されている。また、キャパシタ領域4a上にはキャパ
シタ絶縁膜4bを介してキャパシタ電極９が形成されてい
る。このキャパシタ電極９の形成される平面領域は第８
図における破線のハッチングで示されている。これらの
ワード線３やキャパシタ電極９は絶縁層10によって覆わ
れている。絶縁層10上に形成されたビット線５は、コン
タクトホール12を介して、２つのトランジスタ６に共通
なソース領域6aに接続されている。すなわち、２つのキ
ャパシタ領域4aがそれぞれのスイッチングトランジスタ
６を介して１つのコンタクトホール２によって１つのビ
ット線５に接続されているのである。
［発明が解決しようとする問題点］ 以上のように、従来のダイナミック型半導体記憶装置に
おいては、２つのメモリセルが１つのコンタクトホール
を介して１本のビット線に接続されるので、記憶ビット
数の半分の数のコンタクトホールが必要である。したが
って、これら多数のコンタクトホールが占める領域によ
って、半導体記憶装置の高集積化が困難であるという問
題があった。
おいては、２つのメモリセルが１つのコンタクトホール
を介して１本のビット線に接続されるので、記憶ビット
数の半分の数のコンタクトホールが必要である。したが
って、これら多数のコンタクトホールが占める領域によ
って、半導体記憶装置の高集積化が困難であるという問
題があった。
［問題点を解決するための手段］ 上述の先行技術に鑑み、本発明は、コンタクトホールの
数の減少によって高集積化された半導体記憶装置を提供
することである。
数の減少によって高集積化された半導体記憶装置を提供
することである。
本発明による半導体記憶装置は、半導体基板と、その基
板上で点対称に配置された４つのメモリセルと、それら
のメモリセルを覆いかつそれらの点対称中心に配置され
た１つのコンタクトホールを有する絶縁層を備え、その
コンタクトホールは各メモリセルへの電気的接続を可能
にしている。
板上で点対称に配置された４つのメモリセルと、それら
のメモリセルを覆いかつそれらの点対称中心に配置され
た１つのコンタクトホールを有する絶縁層を備え、その
コンタクトホールは各メモリセルへの電気的接続を可能
にしている。
［作用］ 本発明による半導体記憶装置は、１つのコンタクトホー
ルを介して、２本のビット線から４つのメモリセルへ書
込みしかつそこから読出しすることができるので、コン
タクトホールの数の減少によって高集積化された半導体
記憶装置を提供することができる。
ルを介して、２本のビット線から４つのメモリセルへ書
込みしかつそこから読出しすることができるので、コン
タクトホールの数の減少によって高集積化された半導体
記憶装置を提供することができる。
［発明の実施例］ 第１図を参照して、本発明の一実施例によるダイナミッ
ク型半導体記憶装置の概略的な平面図が示されている。
第２図は第１図の線Ａ−Ａに沿った概略的な断面図であ
る。これらの図において、半導体基板１の１主面上にト
ランジスタのソース領域6aとドレイン領域6bが形成され
ており、さらにドレイン領域6bに隣接してキャパシタ領
域4aが設けられている。これらの領域は選択酸化等によ
って形成された酸化膜の分離領域７によって分離されて
おり、分離領域７下にはチャンネルカット８が形成され
ている。ソース領域6aとドレイン領域6bの間のチャンネ
ル領域3a上にはゲート絶縁膜3bを介してワード線３が形
成されている。また、キャパシタ領域4a上にはキャパシ
タ絶縁膜4bを介してキャパシタ電極９が形成されてい
る。キャパシタ電極９の形成される平面領域は第１図に
おける破線のハッチングで示されている。これらのワー
ド線３やキャパシタ電極９は絶縁層10によって覆われて
いる。絶縁層10上に形成されたビット線５は、コンタク
トホール２を介してソース領域6aに接続されている。
ク型半導体記憶装置の概略的な平面図が示されている。
第２図は第１図の線Ａ−Ａに沿った概略的な断面図であ
る。これらの図において、半導体基板１の１主面上にト
ランジスタのソース領域6aとドレイン領域6bが形成され
ており、さらにドレイン領域6bに隣接してキャパシタ領
域4aが設けられている。これらの領域は選択酸化等によ
って形成された酸化膜の分離領域７によって分離されて
おり、分離領域７下にはチャンネルカット８が形成され
ている。ソース領域6aとドレイン領域6bの間のチャンネ
ル領域3a上にはゲート絶縁膜3bを介してワード線３が形
成されている。また、キャパシタ領域4a上にはキャパシ
タ絶縁膜4bを介してキャパシタ電極９が形成されてい
る。キャパシタ電極９の形成される平面領域は第１図に
おける破線のハッチングで示されている。これらのワー
ド線３やキャパシタ電極９は絶縁層10によって覆われて
いる。絶縁層10上に形成されたビット線５は、コンタク
トホール２を介してソース領域6aに接続されている。
第１図から明らかなように、コンタクトホール２に関し
て点対称に配置された４つのトランジスタ６は分離領域
７によって互いに分離されており、１つのビット線５は
１つのコンタクトホール２を介して２つのトランジスタ
のソース領域6aに接続されており、もう１つのビット線
が同じコンタクトホールを介して他の２つのトランジス
タのソース領域6aに接続されている。すなわち、４つの
メモリセルのためにただ１つのコンタクトホールが必要
とされるだけであって、コンタクトホールの数の減少に
よって半導体記憶装置の高集積化が可能となる。
て点対称に配置された４つのトランジスタ６は分離領域
７によって互いに分離されており、１つのビット線５は
１つのコンタクトホール２を介して２つのトランジスタ
のソース領域6aに接続されており、もう１つのビット線
が同じコンタクトホールを介して他の２つのトランジス
タのソース領域6aに接続されている。すなわち、４つの
メモリセルのためにただ１つのコンタクトホールが必要
とされるだけであって、コンタクトホールの数の減少に
よって半導体記憶装置の高集積化が可能となる。
第４図は第１図と同様な平面図であるが、一部変更され
たもう１つの実施例を示している。この実施例において
は、同一のビット線５に接続される２つのトランジスタ
のソース領域6aが互いに分離領域７によって分離されて
おらず、１つの共通なソース領域として形成されてい
る。
たもう１つの実施例を示している。この実施例において
は、同一のビット線５に接続される２つのトランジスタ
のソース領域6aが互いに分離領域７によって分離されて
おらず、１つの共通なソース領域として形成されてい
る。
第３図は第２図と同様な断面図であるが、一部変更され
たさらにもう１つの実施例を示している。この実施例に
おいては、分離酸化膜７の代わに分離溝11が設けられて
いる。分離溝11の側壁と底面にはチャンネルカット８が
設けられる。また、この分離溝11は絶縁部材11aによっ
て埋め合わされてもよい。
たさらにもう１つの実施例を示している。この実施例に
おいては、分離酸化膜７の代わに分離溝11が設けられて
いる。分離溝11の側壁と底面にはチャンネルカット８が
設けられる。また、この分離溝11は絶縁部材11aによっ
て埋め合わされてもよい。
第５図は第１図と類似の平面図であるが、さらにもう１
つの実施例を示している。この実施例においては、コン
タクトホール２に関して互いに点対称の関係にある２つ
のメモリセルへ１つのビット線５から書込みしかつそこ
から読出されるのである。第６図と第７図はそれぞれ第
５図の線Ｂ−Ｂと線Ｃ−Ｃに沿った断面図を示してい
る。これらの断面図から明らかなように、２つのビット
線５はコンタクトホール領域において多層配線によって
立体交差させられており、各ビット線５は互いに点対称
関係にある２つのメモリセルにおけるトランジスタのソ
ース領域へ接続されている。
つの実施例を示している。この実施例においては、コン
タクトホール２に関して互いに点対称の関係にある２つ
のメモリセルへ１つのビット線５から書込みしかつそこ
から読出されるのである。第６図と第７図はそれぞれ第
５図の線Ｂ−Ｂと線Ｃ−Ｃに沿った断面図を示してい
る。これらの断面図から明らかなように、２つのビット
線５はコンタクトホール領域において多層配線によって
立体交差させられており、各ビット線５は互いに点対称
関係にある２つのメモリセルにおけるトランジスタのソ
ース領域へ接続されている。
［発明の効果］ 以上のように、本発明によれば、２本のビット線から１
つのコンタクトホールを介して４つのメモリセルへ書込
みしかつそこから読出すことができる。したがって、４
つのメモリセルに対してただ１つのコンタクトホールが
必要なだけであるので、コンタクトホールの数の減少に
よって高集積化された半導体記憶装置を提供することが
できる。
つのコンタクトホールを介して４つのメモリセルへ書込
みしかつそこから読出すことができる。したがって、４
つのメモリセルに対してただ１つのコンタクトホールが
必要なだけであるので、コンタクトホールの数の減少に
よって高集積化された半導体記憶装置を提供することが
できる。
第１図は本発明の一実施例による半導体記憶装置の概略
的な平面図である。 第２図は第１図の線Ａ−Ａに沿った概略的な断面図であ
る。 第３図は第２図と同様な断面図であり、もう１つの実施
例を示している。 第４図は第１図と同様平面図であり、さらにもう１つの
実施例を示している。 第５図はさらにもう１つの実施例による半導体記憶装置
の概略的な平面図である。 第６図は第５図の線Ｂ−Ｂに沿った概略的な断面図であ
る。 第７図は第５図の線Ｃ−Ｃに沿った概略的な断面図であ
る。 第８図は従来の半導体記憶装置の概略的な平面図であ
る。 第９図は第８図の線Ｄ−Ｄに沿った概略的な断面図であ
る。 図において、１は半導体基板、２はコンタクトホール、
３はワード線、3aはチャンネル領域、3bはゲート絶縁
膜、4aはキャパシタ領域、4bはキャパシタ絶縁膜、５は
ビット線、６はトランジスタ、6aはソース領域、6bはド
レイン領域、７は分離領域、８はチャンネルカット、９
はキャパシタ電極、10は絶縁層、11は分離溝、11aは絶
縁材料を示す。 なお、各図中、同一符号は同一部分または相当部分を示
す。
的な平面図である。 第２図は第１図の線Ａ−Ａに沿った概略的な断面図であ
る。 第３図は第２図と同様な断面図であり、もう１つの実施
例を示している。 第４図は第１図と同様平面図であり、さらにもう１つの
実施例を示している。 第５図はさらにもう１つの実施例による半導体記憶装置
の概略的な平面図である。 第６図は第５図の線Ｂ−Ｂに沿った概略的な断面図であ
る。 第７図は第５図の線Ｃ−Ｃに沿った概略的な断面図であ
る。 第８図は従来の半導体記憶装置の概略的な平面図であ
る。 第９図は第８図の線Ｄ−Ｄに沿った概略的な断面図であ
る。 図において、１は半導体基板、２はコンタクトホール、
３はワード線、3aはチャンネル領域、3bはゲート絶縁
膜、4aはキャパシタ領域、4bはキャパシタ絶縁膜、５は
ビット線、６はトランジスタ、6aはソース領域、6bはド
レイン領域、７は分離領域、８はチャンネルカット、９
はキャパシタ電極、10は絶縁層、11は分離溝、11aは絶
縁材料を示す。 なお、各図中、同一符号は同一部分または相当部分を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 尾田 秀一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 森泉 幸一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−23361（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体基板と、 前記基板上で点対称に配置された４つのメモリセルと、 前記メモリセルを覆いかつそれらの点対称中心に配置さ
れた１つのコンタクトホールを有する絶縁層を備え、 前記コンタクトホールは、電気的に分離された複数のコ
ンタクト領域を含み、 前記コンタクト領域を介して２つのメモリセルに接続さ
れた１つのビット線と残りの２つのメモリセルに接続さ
れたもう１つのビット線をさらに備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】前記複数のコンタクト領域は、酸化膜によ
って互いに分離されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - 【請求項３】前記酸化膜は選択酸化によって形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。 - 【請求項４】前記複数のコンタクト領域は、溝によって
分離されていることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。 - 【請求項５】前記溝は絶縁材料が充填されていることを
特徴とする特許請求の範囲第４項記載の半導体記憶装
置。 - 【請求項６】前記２本のビット線は平行に対峙するよう
に形成されていることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 - 【請求項７】前記２本のビット線は前記コンタクトホー
ル領域で互いに立体交差するように形成されていること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項８】前記メモリセルの各々は１つのキャパシタ
と１つのトランジスタを含み、前記ビット線は前記トラ
ンジスタに接続されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - 【請求項９】前記トランジスタは電界効果トランジスタ
であることを特徴とする特許請求の範囲第８項記載の半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/170,028 US4887137A (en) | 1987-07-02 | 1988-03-04 | Semiconductor memory device |
| DE3807162A DE3807162A1 (de) | 1987-07-02 | 1988-03-04 | Halbleiterspeichereinrichtung |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-213107 | 1986-09-09 | ||
| JP21310786 | 1986-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184361A JPS63184361A (ja) | 1988-07-29 |
| JPH0787219B2 true JPH0787219B2 (ja) | 1995-09-20 |
Family
ID=16633695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62167165A Expired - Lifetime JPH0787219B2 (ja) | 1986-09-09 | 1987-07-02 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4984199A (ja) |
| JP (1) | JPH0787219B2 (ja) |
| DE (1) | DE3730095A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815208B2 (ja) * | 1987-07-01 | 1996-02-14 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
| JP2824713B2 (ja) * | 1992-04-24 | 1998-11-18 | 三菱電機株式会社 | 半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
| JPS5541754A (en) * | 1978-09-20 | 1980-03-24 | Fujitsu Ltd | Semiconductor memory |
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
| JPS5644194A (en) * | 1979-09-19 | 1981-04-23 | Toshiba Corp | Memory device |
| JPS5922358A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 半導体記憶装置 |
| US4654825A (en) * | 1984-01-06 | 1987-03-31 | Advanced Micro Devices, Inc. | E2 prom memory cell |
| US4651183A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | High density one device memory cell arrays |
| JPS6123361A (ja) * | 1984-07-12 | 1986-01-31 | Toshiba Corp | 半導体記憶装置 |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| DE3521059A1 (de) * | 1985-06-12 | 1986-12-18 | Vladimir Il'ič Minsk Kabanec | Zusammengesetzter transistor |
| US4737837A (en) * | 1985-11-27 | 1988-04-12 | Honeywell Inc. | Ring topology for an integrated circuit logic cell |
| DE3807162A1 (de) * | 1987-07-02 | 1989-01-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung |
-
1987
- 1987-07-02 JP JP62167165A patent/JPH0787219B2/ja not_active Expired - Lifetime
- 1987-09-08 DE DE19873730095 patent/DE3730095A1/de active Granted
-
1989
- 1989-05-30 US US07/358,495 patent/US4984199A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63184361A (ja) | 1988-07-29 |
| DE3730095C2 (ja) | 1989-11-30 |
| US4984199A (en) | 1991-01-08 |
| DE3730095A1 (de) | 1988-03-17 |
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