JPS609395B2 - テレビジヨン撮像パネル - Google Patents

Description

【発明の詳細な説明】 本発明は行および列に配置された複数個の情報記録およ
び蓄積素子を具えおよび情報をこれら素子から成る素子
行の出力部へ行毎に転送するための制御回路を有してお
り、出力端子からは第１および第２フィールドから飛越
し法で構成される画像に対応する画像信号を送出するよ
うになしたテレビジョン撮像パネルに関する。

かかる撮像パネルはオランダ国特許出願第７８００６１
び号に開示されている。

この出願には、電荷注入デバイスのようなある構造の撮
像パネルにおいては素子からなる素子行をある方法で読
み取ることによって飛越し画像信号を得ることが出来る
ことが、説明されている。この場合第１フィ−ルド期間
においては素子行を１，２，３・・・ｎの順序で個別に
読み取っており、第２フィールド期間においては各素子
行を２回すなわち最初は前の行と同時にかつこれと組み
合わせてその後に次の行と同時にかつこれと組み合わせ
て読み取っている。このように、第２フィールドにおい
ては素子‐行１十２，２十３，３十４…（ｎ−１）十ｎ
の情報で構成される１つの画像信号を得ており、さらに
この場合信号値は半分とされる。第２フィールドでの信
号平均化により第１フィールドの行間に位置した情報を
生じ、このことは飛越し画像に対応していることがわか
る。この撮像パネルでは、第２フィールドーこおいて素
子行を２回読み取る必要があるので、これら素子行を非
破壊読み出しする撮像パネルを使用する必要がある。こ
の非破壊読み出し‘ま信号電荷の検出と注入の機能を分
離したいわゆる並列注入（ｐａｒａｌｌｅｌｉｎｊｅｃ
ｔｉｏｎ）で作動される電荷注入デバイスが有する特色
である。電荷転送デバイスで組み立てられた撮像パネル
では、破壊的読み出しが行なわれ、信号電荷の検出はし
フアレンス電荷（ｒｅｆｅｒｅｎｃｅｃｈａｒｇｅ）の
回復を伴っている。このタイプのパネルでは素子行を繰
返して読み取る所望の読み出しモードを使用することが
出来ない。本発明の目的は素子行を非飛越し法で連続的
に読み取るが、これら素子行を非破壊的に読み取るか否
かの事実には無関係に撮像パネルの出力端子には飛越し
画像信号を得るようになした撮像パネルを提供するにあ
る。

本発明による撮像パネルはバッファ・レジス夕を具えて
おり、該バッファ・レジスタの入力部は前記素子行のう
ちの１個の素子行の出力部に接続出来るかまたは数個の
素子行の出力部に順次に接続出来るようになしてありお
よび前記バッファ・レジスタの出力部は前記テレビジョ
ン撮像パネルの出力端子に結合させてあり、さらに飛越
し画像の各第１フィールド期間にはある１個の素子行の
各記録情報を直接かつ完全にシフトさせおよび前記飛越
し画像の各第２フィールド期間にはある１個の素子行の
各記録情報の半分をシフトさせこれら情報の他方の半分
を前記バッファ・レジスタ中に保持させて該情報の他方
の半分を次の素子行のシフトされるべき情報の半分と組
み合わせるためにバッファ・レジスタ用制御回路に前記
バツフア・レジスタを接続したことを特徴とする。

本発明はバッファ・レジスタを使用することによって第
１フィールドでは素子行１，２，３，４・・・の情報が
利用出来るようになりおよび第２フィ‐小で‘ま素子行
学２，空，辛４．．．の情織利用出来るようになるとと
いう事実の認識に基づいて成されたものである。単一半
導体本体中に素子行とバッファ・レジスタとを含ませた
テレビジョン滋像パネルを実現するために、前記バッフ
ァ・レジスタは半導体電荷移送デバイスを具えており、
前記素子行の出力部に接続されたバッファ・レジスタ入
力部と各バッファ・レジスタ出力部との間に少なくとも
４個のバッファ・レジスタ段が連続して存在するように
なしてもよい。

少なくとも４個のバッファ・レジスタ段のうちバッファ
・レジスタの入力段を、内側への電荷転送が行なわれ外
側への電荷の逆転送が行なわれ得ないように、形成する
必要がある。

これは、ある半導体形例えばＮ形の半導体本体の一部分
中であってレジスタ段に対する制御電極の下側に′さら
に高濃度にドーブした半導体材料の領域ｎを設けるとと
もに入力段の制御電極の下側にも５０％に対してだけで
あるが領域を設けることによって達成される。その結果
、負電荷を入力段へ供給出釆るがその逆方向の送給は出
来ない。バッファ・レジスタの、特別に形成した入力段
を必要としない撮像パネルの実施例においては、バッフ
ァ・レジスタは制御回路に接続された５つのレジスタ段
を連続して有するようにしてもよい。

信号を等しい半部に出来るだけ厳密に２等分するように
なした撮像パネルにおいては、一連のバッファ・レジス
タ段の第２および第４バッファ・レジスタ段を中央の第
３バッファ・レジスタ段に対して対称的に達成すること
が出釆る。

連続するフィールド期間において異なる読み取りモード
を簡単に行なうことが出釆るようになした撮像パネルに
おいては、前記バッファ・レジスタ用制御回路はライン
およびフィールド同期信号受信するための入力端子を具
えており、このライン同期信号用の前記入力端子は第１
遅延装置および複数個の論理ゲートを経て前記バッファ
・レジスタ用制御回路の複数個の出力端子に接続されて
おり、これら出力端子の１つは第２遅延装置の入力端子
に接続されており、この第２遅延装置の複数個の出力端
子は前記バッファ・レジスタ用制御回路の複数個の前記
出力端子に接続されており、さらに前記フィールド同期
信号を受信するための入力端子は分周回路を経て前記バ
ッファ・レジスタ用制御回路の１個の出力端子に接続さ
れており、この場合前記分周回路の分割因子は２に等し
くおよび前記分周回路は１個の論理ゲートと直列に配置
されておりおよび該論理ゲートの入力端子は前記第２遅
延装置の１個の出力端子に接続されるように構成するこ
とが出来る。

さらに別の簡単な構成例では、第１遅延装置を逐次入力
で並列出力のシフト・レジスタとして構成することが出
来る。

さらに別の簡単な構成例においては、第２遅延装置は直
列に配置した複数個のフリツプフロツプを具えることが
出来る。

以下図面につき説明する。

第１図にはテレビジョン撮像パネルＰＢＲを示してあり
この撮像パネルは情報記録および蓄積撮像敵花Ｐと、バ
ッファ・レジスタＢＲと並列入力で逐次出力のシフト・
レジスタＳＲとを含んでいる。さらに撮像部花Ｐと両レ
ジスタＢＲおよびＳＲの夫々に対する制御回路ＰＧ，Ｂ
ＧおよびＲＧが撮像パネルＰＢＲの一部分を形成しても
よいし或いはこれは個別の構成成分としてもよい。ライ
ン同期信号ＨＳおよびフィールド同期信号ＶＳを制御回
路ＰＧ，ＢＧおよびＲＧへ供給するが、これら信号を入
力端子１および２へ先ず供給する。撮像パネルはテレビ
ジョン画像信号を送出するための出力端子を具えており
、この出力端子をシフト・レジスタＳＲの逐次出力部に
接続させてある。パネルＰＢＲの撮像部は記録および蓄
積素子ＰＩ１，Ｐ１２，Ｐ１３・・・Ｐ１ｎの素子行Ｐ
Ｉ；Ｐ２１・・・Ｐ２ｎの素子行Ｐ２；・・・；Ｐｍｌ
，Ｐｍ２・・・Ｐｍｎの素子行Ｐｍを有しており、これ
ら素子はさらに列ＰＩ １，Ｐ２１，・・・，Ｐｍｌ；
Ｐ１ ２，・・・，Ｐｍ２；・・・；Ｐ１ｎ，Ｐ２ｎ，
…Ｐｍｎとしても配置されている。

これら素子ＰＩ １・・・Ｐｍｎの特定の構造や記録さ
れた情報をこれら素子ＰＩＩ…Ｐｍｎから得る方法は本
発明とは関係がない。例えば撮像部ＰＰは電荷移送デバ
イスＣＴＤとして作動してもよく、この場合にはこのデ
バイスを制御回路ＰＧを用いて単相または多相モードで
既知の方法で制御する。電荷移送は列方向に行なわれ、
待顔昭５２一９８３３１号（特開昭５３−２４７９５号
公報）に記載されているように、この場合シフトは次の
素子を通って行なわれるかまたはあとの素子をバイパス
する個別の移送ラインを介して行なう。さらに別の実施
例では、撮像瓢企Ｐを既知の方法でクロス・バー・シス
テムで構成してもよい。この場合満足すべき唯一の条件
は、情報が別個の蓄積素子に記憶された後であってもま
たは記憶されていなくても各行からの情報が制御回路Ｐ
Ｇの制御によって撮像部ＰＰの出力部×１，×２，…Ｘ
ｎにかわるがわる得られるようになることが必要である
ということである。本発明によれば、こられ出力部×１
，×２，×３，…Ｘｎをバッファ・レジスタＢＲを介し
てシフト・レジスタＳＲの並列入力部Ｗ１，Ｗ２，Ｗ３
・・・Ｗｎに接続する。

このバッファ・レジスタＢＲはバッファ・レジスタ段Ｂ
Ｉ１，…Ｂｉｎの行Ｂ１、同時にＢ２１…Ｂ２ｎの行Ｂ
２、Ｂ３１…Ｂ３２の行Ｂ３、Ｂ４１…Ｂ４ｎの行Ｂ４
およびＢ５１・・・Ｂ５２の行Ｂ５の５行を有しており
、従って糠像節ＰＰの各出力部Ｘ１，・・・Ｘｎとシフ
ト・レジスタＳＲの各入力部Ｗ１，・・・Ｗｎとの間に
は５個のバッファ・レジスタ段例えば出力部ＸＩと入力
部ＷＩとの間にはＢＩ１，．Ｂ２１，Ｂ３１，Ｂ４１お
よびＢ５１が配設されている。後述するように、バッフ
ァ・レジスタ段の行Ｂ１，Ｂ２，Ｂ３，Ｂ４およびＢ５
を制御回路ＢＧから生じる信号斑１，斑２，ＢＳ３，Ｂ
Ｓ４および斑５によって夫々制御する。シフト・レジス
タＳＲの入力部Ｗ１，Ｗ２，Ｗ４，・・・Ｗｎをシフト
・レジスタ段Ｒ１，Ｒ２，Ｒ３，・・・Ｒｎに夫々接続
する。入力部Ｗ１，Ｗ２，Ｗ３・・・Ｗｎで並列に受信
された情報をシフト・レジスタＳＲの出力端子に制御回
路ＲＧで制御して逐次送出する。このシフト・レジスタ
を単相または多相制御形電荷移送デバイスとして構成し
てもよい。制御信号既１〜既５による特有の制御が行な
われるバッファ・レジスタＢＲを使用しないでも、シフ
ト・レジスタＳＲの出力信号ＰＳは記録素子ＰＩ１，Ｐ
１２，…Ｐｉｎ：Ｐ２１・・・Ｐ２ｎ；Ｐｍｌ・・・Ｐ
ｍｎから生じる情報をかわるがわる含むであろう。

ということは画像信号は映出の際各フィールドが複数本
のすなわちｍ本のラインの集まりからなっている非飛越
し画像を作り出すことを意味する。以下説明するように
、バッファ・レジスタＢＲを使用すると、糠像部ＰＰの
制御は変わらないが、映出の際この画像信号ＰＳは２つ
のテレビジョン・フィールドすなわち夫々ｍ本のライン
を有する２つのフィールドの集まりから成る飛越し画像
を与えることとなり、得られる飛越し画像は２ｈ本のラ
インを有している。第２図は主としてバッファ・レジス
タＢＲの断面を示す線図であり、この断面はバッファ・
レジスタ段の行Ｂ１，Ｂ２，Ｂ３，Ｂ４およびＢ５を横
切る方向すなわち列方向に沿う断面である。

第２図に一例として示す構造では、バッファ・レジスタ
ＢＲは撮像部ＰＰとシフト・レジス夕ＳＲと相俊つてテ
レビジョン撮像パネルＰＢＲの一部分を形成している。
このパネルＰＢＲは半導体本体４を含み、この本体は例
えばＰ形半導体材料から成っている。この半導体本体４
は反対導電形の例えばＮ形の半導体材料の領域５を具え
「その一部分ｎはより高濃度にドーピングされている。
この半導体本体４と領域５とを絶縁層６で被覆させてあ
り、この絶縁層６上には互いに絶縁層７で絶縁された電
極が設けられている。撮像部パネルＰからバッファ・レ
ジスタＢＲへの情報の供給は制御電極８で制御して行な
う。９はバッファ・レジスタ段ＢＩ１，Ｂ１２，Ｂ１３
，・・・Ｂｉｎの行ＢＩに対する制御電極であってこの
制御電極に制御信号ＢＳＩを供給する。

バッファ・レジスタ段Ｂ２１，Ｂ２２，Ｂ２３…Ｂ２ｎ
の行Ｂ２はデュアル式の制御電極を有しており、一方の
電極１川ま幅広の電極であって他方の電極１１１ま幅狭
の電極である。この制御電極１０，１１は特殊の技術を
使用しているという観点から二重構造となっている。す
なわち電極１０‘ま高抵抗材料から成りまた電極１１は
低抵抗材料から成っている。バッファレジスタとしてか
ように形成される半導体電荷移送デバイス４一８，９一
１６に対する材料の種類、層のディメンション、電極そ
の他等に関するデータについては、前述した特願昭５２
一９８３３１号（特関昭５３−２４７９５号公報）に開
示されている。バッファ。

レジスタ段Ｂ３１，…Ｂ３ｎの行Ｂ３およびバッファ・
レジスタ段Ｂ５１，・・・Ｂ５２の行Ｂ５は単一制御電
極１２および１３を夫々有する構造であり、バッファ・
レジスタ段Ｂ４１・・・Ｂ４ｎの行Ｂ４はデュアル式制
御電極１４，１５を有する構造となっている。電極１０
および１４の幅は電極９，１２および１３の幅より大き
くなっているが、その理由はバッファ・レジスタ段Ｂ２
１・・・Ｂ２ｎおよびＢ４１・・・Ｂ４ｎが本質的には
蓄積段として動作するからである。第２図において、１
６はシフト・レジスタＳＲの一部分を形成している制御
電極である。

このシフト・レジスタＳＲが単相または多相制御形の電
荷移送デバイスであるかの構造については本発明とは無
関係であるので、ここではこれ以上説明しないが、取り
うる構造については前述の特鹿昭５２一９８３３１号（
特開昭５３一２４７９５号公報）を参照されたい。第３
図は第１図のパネルＰＢＲのところで部分的に示してあ
るライン周波数の信号のいくつかを時間ｔの関数として
示した線図であり、これら信号は制御回路ＢＧから生じ
た、行Ｂ１，Ｂ２，Ｂ３，Ｂ４およびＢ５に対する制御
信号ＢＳ１，ＢＳ２，斑３，ＢＳ４およびＢＳ５である
。

尚、この制御回路については第７図を参照して詳述する
。ＲＳはシフト・レジスタＳＲで効力のある信号であり
、バッファ・レジスタＢＲの動作を説明するためには２
つの瞬時ｔｏとｔ１３との間が重要であるので、その間
のこの信号は正の値を有することが必要であり、これを
実線で示し、破線で示す期間のこの信号は本発明とは係
わりないので任意の値を有してもよい。第３図に示すＣ
Ｓはクロック信号であって、このクロック信号について
は第７図に示す回路の説明の際にさらに説明する。

ＨＢＳはテレビジョン標準方式で定められているように
瞬時ｔｏとｔ１４との間の所定の期間を有するライン・
プランキング信号を示す。ＨＳはライン同期信号であっ
てこれはカメラ同期信号として動作してカメラの構造に
依存した接続時間を有している。ＨＳ０，ＨＳ１，ＨＳ
２，ＨＳ３，ＨＳ４，ＨＳ５，ＨＳ６およびＨＳ７は信
号ＨＳから第７図を参照して説明される遅延装置を用い
て導出される信号を夫々示している。第４図においてＶ
Ｓはフィールド同期信号を示し、ＶＳ／２はこれから導
出される画像またはフレーム周波数の信号を示す。

ＴＶＩおよびＴＶ２は２つの順次のフィールド期間を示
し、これらは相換って１つの画像またはフレーム期間Ｔ
Ｐを形成している。フレーム周波数の信号ＶＳ／２に応
答して第３図の信号ＢＳ２は第１および第２フィ−ルド
期間ＴＶＩおよびＴＶ２において異なる変化を示す。第
１フィールド期間ＴＶＩでは信号斑２は低いレベルのパ
ルスを有しているが、第２フィールド期間爪Ｖ２では図
に点線で示すように変化のない連続した信号である。信
号ＢＳ１・・・斑５については、これら信号が十６Ｖと
−４Ｖの２つの電圧値の一方の値を有し得ることを示し
ており、これは第２図に示すバッファ・レジスタＢＲの
実施例と一致するこの場合信号ＲＳも瞬時ｔｏとｔ１３
との間では値＋６Ｖを有しているとする。その他の信号
の電圧は本発明の理解する上で重要でないので、これら
電圧の特定化を行なわない。第５図および第６図はバッ
ファ・レジスタＢＲの動作を説明するための電位変化を
示す線図であり、これら電位変化は第２図に示す電極９
，１０，１１，１２，１４，１５および１３の下側の半
導体本体４の領域中における第３図および第４図に示す
信号の制御に応じた電位変化を示している。

説明の簡略化のために、第５図および第６図では電極９
′，１０′，１２′，１４′および１３′を同一の幅で
示してあり、電極１６′をこれら電極９′，１０′，１
２′，１４′および１３′のピッチの３倍に等しい幅で
示してある。さらに追加して、電荷転送の説明のために
、電位変化状態をこれら電極９′，１０′，１２′，１
４′，１３′および１６′の下側にプロットして示し、
この場合第５図および第６図にＵで示してあるように正
の値を下側にかつ負の値を上側に示してある。第２図の
領域５に対してＮ形半導体材料を選定したことと関連し
て第５図および第６図に斜線で示した負電荷の転送期間
中、この負電荷は図に示した最低の電位のところに流れ
込む。第３図は制御信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ
４，ＢＳ５および斑が信号変化を起す直前の瞬時ｔｌな
いしｔ１２までを示す図である。

第５図は第１フィールド期庵町ＶＩに瞬時ｔｌないしｔ
１２までに生じる電位変化を示していて、この場合第３
図に示す制御信号が十６Ｖの正電圧にあるとき第５図に
低いレベルで示す電位の値を生ずる。瞬時ｔｌにおいて
は、電極９′および１０′の下側の斜線で示した負電荷
を濠像部ＰＰから得る。その後、瞬時ｔから短時間後に
すなわちｔｌのちよつと後に電極９′の電圧が十６Ｖか
ら−４Ｖへと調整されて全電荷を電極１０′の下側へと
転送せしめ、第５図に瞬時ｔ２で示す電位変化となる。
瞬時ｔ３，ｔ４およびｔ５で示す電位変化後に、瞬時ｔ
６での電位変化により、全ての負電荷が（瞬時ｔ２にお
ける）電極１０′の下側から電極１４′の下側へと転送
される。瞬時ｔ７から短時間後には電極１４′，１３′
および１６′の全ての電位は十６Ｖであってこれら電極
の下側に負電荷を存在せしめてこれを均一に分布せしめ
る。瞬時ｔ８およびｔ９から短時間後には、さらに別の
電荷転送が行なわれ、瞬時ｔｌ川こは全ての負電荷が電
極１６′の下側に存在する。第３図に示す瞬時ｔ１３に
なるまでは、この電荷はそこに維持され、その瞬時後は
シフト・レジスタＳＲにおいて別の電荷転送を行なうこ
とが出来る。第５図から明らかなように、第１フィール
ド期間ＴＶＩにおいては撮像部ＰＰからやってくる情報
をバッファ・レジスタＢＲを経て直接かつ完全にシフト
させる。

これに応答して、シフト・レジスタＳＲは第１フィール
ド期槽ｍＶＩに記録素子の素子行Ｐ１，Ｐ２，…Ｐｍか
ら導出されている情報を順次に有している画像信号ＰＳ
を供給する。第６図は第２フィールド期間ＴＶ２におけ
る電位変化状態を示しており、この場合には瞬時ｔ４ま
ではこれら電位変化は第５図に示す電位変化と等しいが
、瞬時ｔ４のちよつと後には第３図の信号斑２には低レ
ベルのパルスが最早生じず、電極１０′は十６Ｖの正の
電位の状態のままである。その結果、瞬時ｔ５では電極
１０′，１２′および１４′の下に負電荷が存在してお
り、瞬時ｔ５のちよつと後には電極１２′の電位が−４
Ｖに引き下げられるので、これに応答して電極１２′の
下側から負電荷が流れ、そのため瞬時ｔ６に示すような
電位変化状態と電荷状態とを得る。これからも明らかな
ように瞬時ｔ２では電極１０′の下側に存在していた電
荷が瞬時ｔ６においては２つに分けられて電極１０′お
よび１４′の下側に個別に存在する。このように分離さ
れて電極１０′の下側に存在する（半分の）電荷は瞬時
ｔ９まではそこに留まっているが、瞬時ｔ９のちよつと
後には電荷転送が開始してその後瞬時ｔ１２ではこの（
半分の）電荷は電極１４′の下側に存在する。瞬時ｔ６
に電極１４′の下側に存在していた（半分の）電荷は、
瞬時ｔ７のちよつと後にはこの瞬時に電極１６′の下に
存在している電荷と組み合わせられる。尚この電極１６
′の下側に存在している電荷は瞬時ｔｌのちよつと後に
電極１４′の下側からシフトされてきた電荷である。こ
れから明らかなように、第２フィールド期間ＴＶ２にお
いては、撮像割ＰＰのある素子行例えばＰ２からやって
くる電荷情報瞬時ｔ５のちよっと後に２つに分離され一
方の半部は電極１６′の方にシフトされそこで前の行例
えばこの例ではＰＩの電荷情報の半部と組み合わせられ
および電極１４′の下側に維持されている電荷は次の素
子行例えば行Ｐ３の電荷情報が処理される時その行の電
荷情報の半分と組み合わせられる。シフト・レジスタＳ
Ｒでのシフティング後においては、第２フィールド期間
ＴＶ２での画像信号ＰＳ中には素子行から順次に情報三
青空，Ｐ三号三３，聖号三‐‐‐等が存在する。これよ
り明らかなようにこの信号の平均化作用によって第１フ
ィールドの各行間に第２フィールド情報を生じさせるが
、このことは飛越し画像に対応する。前述したバッファ
・レジスタＢＲは５つのレジスタを直列に有するものと
して説明し、その動作の説明から、（第６図の瞬時ｔ６
に示すような）電荷の２等分およびその維持動作のため
には５段以上のレジス夕を設ける必要があるといい得る
。

しかしながら、第２図に示すバッファ・レジスタＢＲを
電極９′を介しての制御を行なわないように技術的に適
用する場合には、段の最小個数を４個としてもよい。そ
の場合電極９を電極１０と接続し高濃度にドープしたｎ
層が電極１０，１２，１４，１３および１６の下側にの
み延在するようなしてもよい。このようにして逆止弁作
用を得るので、負電荷は電極８の下側から電極９を経て
電極１０へと流れることが出来るが逆流は出来なくなる
。第６図に示すように瞬時ｔ５のちよつと後に電荷を正
しく２等分化するために、第１図に示すＢ２１，Ｂ２２
，Ｂ２３，…Ｂ２ｎの（第２）バッファ・レジスタ段と
Ｂ４１，Ｂ４２，Ｂ４３・・・Ｂ４ｎの（第４）バッフ
ァ・レジスタ段の形状配置をＢ３１，Ｂ３２，Ｂ３３・
・・Ｂ３ｎの中央の（第３）バッファ・レジスタ段に関
して出来る限りに対称的となすことが必要である。

電荷転送期間にはこの電荷の順方向シフトまたは逆方向
シフトの選択をなくす必要がある。さらに加えて、電極
１２′の下側の電位は電極１０′および１４′の下側の
電位よりも少ない正であってはならない。上述した処よ
り明らかなように、４段または５段のレジスタ段のみを
直列に配置したバッファ・ＺレジスタＢＲを設けること
によって簡単に飛越し動作を得ることが出来、この場合
その制御を第１および第２テレビジョンフィールド期間
に行なうが「その間には一方の制御信号既２にはｔ４，
ｔ５，ｔ６に一個のパルスが存在するという点がＺ相違
する。上述した簡単な構造と制御とにより飛越し動作を
行なわせることが出来るがある限られた個数の構成成分
を追加する必要がある。第７図はバッファ・レジスタＢ
Ｒに対する制御回路ＢＧの構成を詳細に示す図であって
、この制御回路は第３図に示す制御信号既１，既２，Ｂ
Ｓ３，ＢＳ４，および斑５を発生するためのものである
。

この制御回路ＢＧは２つの入力端子２０と２１とを具え
ており、これら入力端子にはライン同期信号ＨＳとフィ
ールド同期信号ＶＳとが夫々供給される。この入力端子
２０をィンバータ２２を経て出力端子２３に接続させて
あり、このためこの入力端子の信号日Ｓを反転させて出
力端子に送るので既１＝ＨＳと表わすことができる。説
明の簡略化のため、第７図には出力増幅器を示しておら
ず、従って上述した等式は信号の変化に対しては妥当で
あるが信号の振幅および信号の値に対しては妥当ではな
い。この入力端子２０を逐次入力でかつ並列出力のシフ
ト・レジスタ２４の入力端子Ｄｓａに接続する。

このシフト・レジスタは遅延装置として動作するもので
ある。このシフト・レジスタ２４を例え ば「 ″Ｓｉ
柳ｅｔｉｃｓ″ｓｈｉｆｔ ｒｅｇｉｓ史ｒ ５４／５
７Ｓｅｒｉｅゞ１６４″」としてもよい。このシフト・
レジスタはＱないしＱ？までの８個の出力端子を具えて
いる８ビット・レジスタであり、出力端子Ｑ，，Ｑ５，
Ｑ６およびＱ７を他の信号処理に利用する。このシフト
・レジスタ２４はクロツク信号ＣＳを発生するクロック
信号発生器２５の出力端子に接続されたクロツク信号入
力端子ＣＰを具えている。第３図はＨＳ０，ＨＳＩない
しＨＳ７までの信号を時間の関数として示してあり、こ
れら信号は第７図のシフト・レジスタ２４のＱないしＱ
７までの出力端子に現われる。第３図の信号ＨＳＩが現
われる出力端子Ｑ，をアンドゲート２６の反転入力端子
に接続し、その他方の入力端子を信号ＨＳが現われる入
力端子２０に接続する。出力端子Ｑ５およびＱ７には夫
々信号ＨＳ５およびＨＳ７が夫々現われ、これら出力端
子をアンドゲート２７の入力端子および反転入力端子に
夫々接続する。ゲート２６および２７の出力端子をオア
ゲート２８の入力端子に夫々接続し、このオアゲートの
出力端子を信号ＢＳ５が現われ制御回路８Ｇの出力端子
２９に接続する。論理ゲート２６，２７および２８は、
信号ＢＳ５に第１および第２の夫々の高レベルパルスを
信号日ＳおよびＨＳ１（立下り方向）によっておよび信
号ＨＳ５およびＨＳ７（立下り方向）によって夫々論理
関係ＨＳ・ＨＳＩ＋ＨＳ５・ＨＳ７に従って与えるよう
にこれら信号の処理を行なう。オアゲート２８の出力端
子を遅延素子として動作するマルチプル○フリップフロ
ッブ回路３０の入力端子Ｄｏに接続する。

この回路３０を例えば 、「 ″Ｓｉ柳ｅｔｉｃｓ″ｑ
肌ｄｍｐｌｅ Ｄ ‐ ｆｌｉｐ 一日ｏｐｃｉｒｃｕ
ｉｔ ｗｉｔｈ ｃｌｏｃｋ ｒｅｌｅａｓｅ ５４／
７４一Ｓｅｒｉｅｓ″３７９″」としてもよい。この回
路３０のクロツク信号入力端子ＣＰをクロツクバルス発
生器２５のクロック信号ＣＳが現われる出力端子に接続
する。回路３０の（反転）クロックレリーズ入力端子Ｃ
Ｂを接地し、回路３０のＱｏ出力端子をそのＤ，入力端
子に接地するとともにＱ，出力端子を、Ｄ２入力端子に
接続する。回路３０の反転Ｑｏ出力端子を制御回路ＢＧ
の出力端子３１に接続し、その結果この世力端子から第
３図に示す信号既４を供給する。この信号斑４は信号Ｂ
Ｓ５を１クロツクパルス期間だけ遅延させてその位相を
反転させることによって、この信号ＢＳ５から導出する
。回路３０のＱ，出力端子を制御回路ＢＧの出力端子３
２に接続するので、この出力端子からは第３図に示す信
号茂３を送出する。

この信号ＢＳ３はＱ出力端子に存在する反転信号斑４を
１クロック・パルス期間だけ遅延させることによってこ
の反転信号から導出する。これら導出された信号ＢＳＩ
，ＢＳ３，ＢＳ４およびＢＳ５は各テレビジョン・フィ
ールド期間に対して同一状態を取りうるが、導出される
べき信号斑２に対してそうとはいえずこの信号は第１フ
ィールド期間ＴＶＩおよび第２フィールド期間ＴＶ２に
対し第３図に示ように変化する。

フィールド同期信号ＶＳを供給する入力端子２１をＤフ
リツプフロツプ回路３３のクロツク信号入力端子ＣＰに
接続し、この回路３３は分割数２を有する分周回路とし
て動作する。第４図に示すフィールド周波数の信号ＶＳ
／２が現われるＱ出力端子をアンドゲ−ト３４の入力端
子に接続し、その反転入力端子をシフト・レジスタ２４
のＱ６出力端子に接続する。この偽出力端子からは第３
図の信号ＨＳ６が送出される。アンドゲート３４の出力
端子をオアゲ−ト３５の入力端子に接続し、そのゲート
の他方の入力端子をＤフリツプフロップ回路３０のＱ２
出力端子を接続する。このオアゲート３５の出力端子を
制御回路ＢＧの信号斑２を送出する出力端子３６に接続
する。第１フィールド期間ＴＶＩにおいては、信号ＶＳ
／２の論理値は０（第４図）であるので、アンドゲート
３４は導通して出力端子に論理値０が現われる。

回路３０は１クロツクパルス期間だけ遅延されその位相
が反転されている信号ＢＳ３を供給するので、第１フィ
ールド期鷹取ＶＩに対する第３図に示す信号斑．２はオ
ァゲート３５を経て送出される。第２フィールド期間ｍ
Ｖ２においては、この信号ＶＳ／２は論理値１を有して
おり、これに対応してアンドゲート３４が開きその出力
端子には反転信号ＨＳ６が生ずる。

その結果、回路３０のＱ２出力端子に論理値０が生じて
いる場合信号ＢＳ２は第３図の瞬時ｔ４とｔ６との間で
論理値１のままである。反転信号ＨＳ６の論理値１は瞬
時ｔｌｏ，ｔｌｌおよびｔ１２において低レベルのパル
スを有する信号には何ら悪影響を及ぼさない。さらに信
号ＨＳ６を利用する代わりに、信号ＨＳ５およびＨＳ７
を利用してもよい。上述した第１および第２フィールド
期間をテレビジョン標準方式で規定されるフィールド期
間と一致させようとする場合には、フリップフロップ３
３を備えることによってこれを行なうことが出来る。

このフリップフロップはフレーム周波数で制御されるリ
セット手段を有する分周回路として作動するものである
。本発明は上述した実施例にのみ限定されるものではな
く多く変形または変更を行ない得ること明らかである。

【図面の簡単な説明】

第１図は本発明によるテレビジョン撮像パネルの構造の
一例を示す略線図、第２図は第１図に示したパネルに本
発明に従って含ませたバッファ・レジスタの半導体本体
に集積化された構造の一例を示す断面図、第３図は第１
図に示したパネルで発生するライン周波数のいくつかの
信号とクロック信号とを時間の関数として示した線図、
第４図はフィールドおよびフレーム周波数の信号を示す
線図、第５図は第３図および第４図に示す信号に基づい
た第１テレビジョン・フィールド期間におけるバッファ
・レジスタ中およびその近くでの電位変化と電荷移送の
状態を説明するための線図、第６図は次の第２テレビジ
ョン・フィールド期間における第５図と対応した電位変
化と電荷移送の状態を説明するための線図および第７図
はバッファ・レジスタを制御するために好適な制御回路
の一実施例を示すブロッ線図である。 ＰＢＲ・・・・・・テレビジョン撮像パネル、ＰＰ・・
・・・・情報記録および蓄積部、ＰＩＩ〜Ｐｍｎ・・・
・・・記録および蓄積素子、ＰＩ〜Ｐｍ・・・・・・素
子行、ＢＲ・・・・・・バツフア・レジスタ、ＢＩ〜Ｂ
５……バツフア・レジスタ段、ＳＲ，２４…・・・シフ
ト・レジス夕、ＰＧ，ＢＧ，ＲＧ・・・・・・制御回路
、ＨＳ・・・・・・ライン同期信号、ＶＳ・・・・・・
フィールド同期信号、１，２，２０，２１…・・・入力
端子、３，２３，２９，３１，３２……出力端子、Ｘ１
，Ｘ２・・・Ｘｎ・・・…（撮後部の）出力端子（すな
わち出力部）、Ｗ１，Ｗ２，…Ｗｎ・・・…（シフト・
レジスタの）入力端子（すなわち入力部）、Ｒ１，Ｒ２
，・・・Ｒｎ・・・・・・シフト・レジスタ段、４・・
・・・・半導体本体、５・・・・・・領域、６，７・・
・・・・絶縁層、８〜１６・…・・制御電極、４一８，
９一１５・・・・・・電荷移送デバイス、９′〜１３′
，１６′・・・・・・電極、２２・・・・・・インバー
タ、２５・・・・・・クロツク信号発生器、２６，２７
，３４・・・…アンドゲート、２８，３５……オアゲー
ト、３０，３３…・・・フリップフロップ回路。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．ム ＦＩＧ．５ ＦＩＧ６， ＦＩＧ．フ

Claims (1)

1. 【特許請求の範囲】 １ 行および列に配置された複数個の情報記録および蓄
   積素子を具えおよび情報をこれら素子から成る素子行の
   出力部へ行毎に転送するための制御回路を有しており、
   出力端子から第１および第２フイールドから飛越し法で
   構成される画像に対応する画像信号を送出するようにな
   したテレビジヨン撮像パネルにおいて、バツフアレジス
   タを具えており、該バツフアレジスタの入力部は前記素
   子行のうちの１個の素子行の出力部に接続出来るかまた
   は数個の素子行の出力部に順次に接続出来るようになし
   てありおよび前記バツフア・レジスタの出力部は前記テ
   レビジヨン撮像パネルの出力端子に結合させてあり、さ
   らに飛越し画像の各第１フイールド期間にはある１個の
   素子行の各記録情報を直接かつ完全にシフトさせおよび
   前記飛越し画像の各第２フイールド期間にはある１個の
   素子行の各記録情報の半分をシフトさせこれら情報の他
   方の半分を前記バツフア・レジスタ中に保持させて該情
   報の他方の半分を次の素子行のシフトされるべき情報の
   半分と組み合わせるためにバツフア・レジスタ用制御回
   路に前記バツフア・レジスタを接続したことを特徴とす
   るテレビジヨン撮像パネル。 ２ 前記バツフア・レジスタは半導体電荷移送デバイス
   を具えており、前記素子行の出力部に接続されたバツフ
   ア・レジスタ入力部と各バツフア・レジスタ出力部との
   間に少なくとも４個のバツフア・レジスタ段が連続して
   存在していることを特徴とする特許請求の範囲１記載の
   テレビジヨン撮像パネル。 ３ 前記バツフア・レジスタは前記バツフア・レジスタ
   用制御回路に接続された５個のバツフア・レジスタ段を
   連続して有していることを特徴とする特許請求の範囲２
   記載のテレビジヨン撮像パネル。 ４ 一連の前記バツフア・レジスタ段のうちの第２およ
   び第４バツフア・レジスタ段は中央の第３バツフア・レ
   ジスタ段に関して対称的に構成されていることを特徴と
   する特許請求の範囲１記載のテレビジヨン撮像パネル。 ５ 前記バツフア・レジスタ用制御回路はラインおよび
   フイールド同期信号を受信するための入力端子を具えて
   おり、このライン同期信号用の前記入力端子は第１遅延
   装置および複数個の論理ゲートを経て前記バツフア・レ
   ジスタ用制御回路の複数個の出力端子に接続されており
   、これら出力端子の１つは第２遅延装置の入力端子に接
   続されており、この第２遅延装置の複数個の出力端子は
   前記バツフア・レジスタ用制御回路の複数個の前記出力
   端子に接続されており、さらに前記フイールド同期信号
   を受信するための入力端子は分周回路を経て前記バツフ
   ア・レジスタ用制御回路の１個の出力端子に接続されて
   おり、この場合前記分周回路の分割因子は２に等しくお
   よび前記分周回路は１個の論理ゲートと直列に配置され
   ておりおよび該論理ゲートの入力端子は前記第２遅延装
   置の１個の出力端子に接続されていることを特徴とする
   特許請求の範囲１ないし４のいずれか１つに記載のテレ
   ビジヨン撮像パネル。６ 前記第１遅延素子を逐次入力
   で並列出力のシフト・レジスタとして構成したことを特
   徴とする特許請求の範囲５記載のテレビジヨン撮像パネ
   ル。 ７ 前記第２遅延装置は直列に配置された複数個のフリ
   ツプフロツプを具えていることを特徴とする特許請求の
   範囲５または６記載のテレビジヨン撮像パネル。