JPH05308575A

JPH05308575A - 固体撮像素子

Info

Publication number: JPH05308575A
Application number: JP4137522A
Authority: JP
Inventors: Atsushi Kobayashi; 篤小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-05-01
Filing date: 1992-05-01
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】アウトプットゲート、リセットゲート等の固
体撮像素子の内部回路およびサンプルホールド回路等の
外部回路の低速動作を可能にする。【構成】水平シフトレジスタ(22)は２水平ラインの画
素の電荷をそれぞれ独立に転送する主転送領域φＨ１、
φＨ２および補助転送領域φＨ１’、φＨ２’を備え、
その端部に複数のアウトプットゲート(26)(28)、フロー
ティングディフュージョン(34)(36)、リセットゲート(3
8)(40)等が並列に、連続形成される。水平シフトレジス
タ(22)は従来素子の倍の周波数の転送パルスにより駆動
され、アウトプットゲート(26)(28)は水平シフトレジス
タ(22)の転送パルスの半分の周波数であって、１８０度
の位相差を有するリセットパルスＯＧ１、ＯＧ２により
制御される。アウトプットゲート(26)(28)、リセットゲ
ート(38)(40)等の内部回路およびサンプルホールド回路
等の外部回路に要求される動作速度はアウトプットゲー
ト(26)(28)の並列数に応じて低下する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の水平ラインの画素
出力を並列出力する固体撮像素子に関する。

【０００２】

【従来の技術】本発明の説明のために添付した図２およ
び図４乃至図６を参照して、本件出願人が先に平成４年
特許願第７４０６号として出願した固体撮像素子を説明
する。図２に示す固体撮像素子はマトリクス配列した画
素(10)〜(16)（４単位の画素のみを示す）、各列の画素
(10)(14)〜に対して配列した複数の垂直シフトレジスタ
(20)（２列の垂直シフトレジスタのみを示す）、複数の
垂直シフトレジスタ(20)の出力をパラレル入力し、シリ
アル出力する水平シフトレジスタ(22)等から構成され
る。

【０００３】垂直シフトレジスタ(20)は３相の垂直転送
パルスＶＣＫ１〜ＶＣＫ３で駆動される垂直転送領域Ｖ
φ１〜Ｖφ３により１ステージのレジスタが形成され
る。また、水平シフトレジスタ(22)は２相の水平転送パ
ルスＨＣＫ１およびＨＣＫ２で駆動される主転送領域Ｈ
φ１とＨφ２、あるいは補助転送領域Ｈφ１’とＨφ
２’により１ステージのレジスタが構成され、それら主
転送領域Ｈφ１、Ｈφ２および補助転送領域Ｈφ１’、
Ｈφ２’により、２水平ラインの画素(10)〜(16)のため
の単位転送領域が形成される。

【０００４】次に、図５および図６に示した電荷転送動
作を、図４のタイミングチャートに記したタイミングＴ
１〜Ｔ14に従って説明する。タイミングＴ１では、奇数
ラインの画素(10)(12)から出力された電荷ＣＯおよび偶
数ラインの画素(14)(16)から出力された電荷ＣＥが垂直
転送パルスＶＣＫ２＝Ｈが出力されるゲート下のそれぞ
れの転送領域Ｖφ２に転送蓄積されている（図５Ａ’参
照）。このタイミングでは、ＶＣＫ３＝Ｌであるため水
平シフトレジスタ(22)には電荷が転送されない（図５Ａ
参照）。

【０００５】タイミングＴ２では、垂直転送パルスＶＣ
Ｋ２とＶＣＫ３がＨレベルとなるので、先のタイミング
で転送領域Ｖφ２に転送蓄積されていた電荷ＣＯが転送
領域Ｖφ３を介して水平シフトレジスタ(22)の転送領域
Ｈφ１に転送蓄積される（図５Ｂ参照）。また、垂直シ
フトレジスタ(20)の転送領域Ｖφ２に転送蓄積されてい
た偶数ラインの画素(10)(12)の出力電荷ＣＥは転送領域
Ｖφ２およびＶφ３に跨って転送蓄積される（図５Ｂ’
参照）。

【０００６】タイミングＴ３では、垂直転送パルスＶＣ
Ｋ２のみがＬレベルに反転するので、先に転送領域Ｖφ
２およびＶφ３に跨って転送蓄積されていた電荷ＣＥは
転送領域Ｖφ３に転送蓄積される。他の転送領域のポテ
ンシャルウェルには変動がない（図５Ｃ、Ｃ’参照）。
タイミングＴ４では、垂直転送パルスＶＣＫ１がＨレベ
ルに反転するので、先のタイミングで転送領域Ｖφ３に
転送蓄積されていた電荷ＣＥは転送領域Ｖφ３および転
送領域Ｖφ１に跨って転送蓄積される。他の転送領域の
ポテンシャルウェルには変動がない（図５Ｄ、Ｄ’参
照）。

【０００７】タイミングＴ５では、垂直転送パルスＶＣ
Ｋ３がＬレベルに反転するので、電荷ＣＥは転送領域Ｖ
φ１に転送蓄積される（図５Ｅ’参照）。これによっ
て、電荷ＣＥが１ステップ転送されたことになる。タイ
ミングＴ６およびＴ７では、垂直シフトレジスタ(20)で
の電荷転送処理が行われ、水平シフトレジスタ(22)での
電荷の移動はない（図６Ａ、Ａ’、Ｂ、Ｂ’参照）。

【０００８】タイミングＴ８では、水平シフトクロック
ＳＣＫ１およびＳＣＫ２が出力され、水平シフトレジス
タ(22)の転送領域Ｈφ１とＨφ２のポテンシャルプロフ
ィールが反転する。これによって、水平シフトレジスタ
(22)の転送領域Ｈφ１に転送蓄積されていた電荷ＣＯは
転送領域Ｈφ２’に転送蓄積される（図６Ｃ参照）。タ
イミングＴ９になると、垂直転送パルスＶＣＫ１〜ＶＣ
Ｋ３、水平転送パルスＨＣＫ１、ＨＣＫ２の電位関係が
タイミングＴ１の状態に戻り、タイミングＴ10からＴ13
において偶数ラインの画素(14)(16)から出力された電荷
ＣＥにつき、上記した転送動作が行われる（図６Ｄ、
Ｄ’、Ｅ、Ｅ’参照）。

【０００９】そして、タイミングＴ14において、垂直シ
フトレジスタ(20)の２水平ライン分の電荷ＣＯ、ＣＥの
水平シフトレジスタ(22)の主転送領域Ｈφ１および補助
転送領域Ｈφ１’への転送蓄積動作が完了する。以上の
電荷転送動作により、水平シフトレジスタ(22)に蓄積さ
れた奇数ラインの画素(10)〜の出力電荷と偶数ラインの
画素(14)〜の出力電荷は水平転送パルスＨＣＫ１、ＨＣ
Ｋ２の高速転送パルスＨＣ１、ＨＣ２により従来素子の
２倍の速度で水平転送され、奇数ラインの画素(10)〜の
出力電荷と偶数ラインの画素(14)〜の出力電荷を交互に
出力する。そこで、インタレース駆動の場合には、奇数
ラインの画素(10)〜の出力と偶数ラインの画素(14)〜の
出力を適宜の比率で混合して単位フィールドの撮像信号
が形成される。

【００１０】

【発明が解決しようとする課題】先に提案した単一水平
シフトレジスタの固体撮像素子は、２つの水平シフトレ
ジスタを使用する際のそれぞれの水平シフトレジスタの
転送効率の不一致の問題および垂直シフトレジスタ出力
電荷を一方の水平シフトレジスタを介して他方の水平シ
フトレジスタに転送することによる固定パターンノイズ
の発生の問題を解決する。

【００１１】しかし、この固体撮像素子はアウトプット
ゲート、オンチップアンプ、リセットゲート等の内部回
路を従来素子の２倍の周波数で動作させなければならな
いため、電荷転送効率が低下する問題およびゲートの高
周波損失が増大する問題を有する。また、フローティン
グディフュージョンの電荷を従来素子の２倍の速度で周
期的にリセットしなければならないため、高性能のリセ
ットゲートを必要とする問題も有する。

【００１２】さらには、サンプルホールド回路、オート
ゲインコントロール、Ａ／Ｄコンバータ等の外部信号処
理回路にも高速動作が要求される問題を有する。

【００１３】

【課題を解決するための手段】本発明の固体撮像素子
は、主転送領域および１以上の補助転送領域を形成した
水平シフトレジスタ端部に電荷振分部を連続形成し、こ
の電荷振分部により水平シフトレジスタの主転送領域お
よび１以上の補助転送領域を転送され、出力されるそれ
ぞれの電荷を分離し、並列処理した点を主要な特徴とす
る。

【００１４】

【作用】水平シフトレジスタの主転送領域および補助転
送領域を転送された電荷を並列処理するため、アウトプ
ットゲート、オンチップアンプ、リセットゲート等の内
部回路およびサンプルホールド回路、オートゲインコン
トロール、Ａ／Ｄコンバータ等の外部信号処理回路の動
作速度を上昇させることなく全画素読出を行うことがで
きる。

【００１５】

【実施例】一部重複するが、図１乃至図７を参照して本
発明の第１の実施例を説明する。なお、図１は本実施例
の概略構成図、図２および図３はそれぞれ水平シフトレ
ジスタの端部で分割して示す実施例の要部平面図、図５
および図６はそれぞれ図２のａ−ａ線断面、ｂ−ｂ線断
面のポテンシャルプロフィールである。

【００１６】図１に奇数ラインおよび偶数ラインの２水
平ラインの画素の電荷を並列読み出しする固体撮像素子
の例を示す。同図を参照すると、本実施例の固体撮像素
子はマトリクス配列した画素(10)(14)（垂直隣接の２画
素のみを示す）、各列の画素(10)(14)に対して配列した
複数の垂直シフトレジスタ(20)（単一の垂直シフトレジ
スタのみを示す）、複数の垂直シフトレジスタ(20)の出
力をパラレル入力し、シリアル出力する水平シフトレジ
スタ(22)、この水平シフトレジスタ(22)の端部に連続形
成した電荷振分部(24)、この電荷振分領部(24)の複数の
出力毎に設けた出力部(30)(32)から構成される。

【００１７】垂直シフトレジスタ(20)は、図２に示すよ
うに、３相の垂直転送パルスＶＣＫ１〜ＶＣＫ３で駆動
される垂直転送領域Ｖφ１〜Ｖφ３により１ステージの
レジスタが形成される。また、水平シフトレジスタ(22)
は２相の水平転送パルスＨＣＫ１およびＨＣＫ２で駆動
される主転送領域Ｈφ１とＨφ２、あるいは補助転送領
域Ｈφ１’とＨφ２’により１ステージのレジスタが構
成され、それら主転送領域Ｈφ１、Ｈφ２および補助転
送領域Ｈφ１’、Ｈφ２’により単位転送領域が形成さ
れる。

【００１８】上記垂直転送領域Ｖφ１〜Ｖφ３、水平主
転送領域Ｈφ１、Ｈφ２および補助転送領域Ｈφ１’、
Ｈφ２’は電荷転送方向を特定するため、電荷転送方向
のポテンシャルウェルが深くなるようなビルトイン構造
とされている。画素(10)〜(16)の蓄積電荷はリードアウ
トゲート(18)を介して垂直シフトレジスタ(20)の転送領
域Ｖφ２に転送される。画素(10)〜(16)と垂直シフトレ
ジスタ(20)の境界領域、その他の境界領域にはチャンネ
ルストップが形成される。

【００１９】図３を参照すると、電荷振分部(28)は水平
シフトレジスタ(22)の端部に連続形成されるアウトプッ
トゲート(26)(28)として示され、出力部(30)(32)は前記
アウトプットゲート(26)(28)の後段に形成される複数の
フローティングディフュージョン(34)(36)、リセットゲ
ート(38)(40)およびドレインディフュージョン(42)(44)
で示されている。アウトプットゲート(26)(28)はそのゲ
ート下の酸化膜厚を変化させるか、不純物濃度を変化さ
せる等してビルトイン構造とされる。

【００２０】なお、本実施例では、画素(10)〜(16)は略
３つの垂直転送領域Ｖφ１〜Ｖφ３に跨るような大きさ
に設計されているが、本発明はその大きさには限定され
ない。また、リードアウトゲート(18)を垂直転送領域Ｖ
φ２に関連させて設けたが、他の垂直転送領域Ｖφ１あ
るいはＶφ３に対応して設けてもよい。図４に水平ブラ
ンキング期間ＨＢＬＫの垂直転送パルスＶＣＫ１〜ＶＣ
Ｋ３と水平転送パルスＨＣＫ１、ＨＣＫ２の波形を示
す。

【００２１】垂直転送パルスＶＣＫ１〜ＶＣＫ３は互い
に１２０度の位相差を有する３相パルスである。水平転
送パルスＨＣＫ１はＨＢＬＫの開始時点でＨレベルであ
り、ＨＢＬＫの中間時点でＬレベルのシフトクロックＳ
ＣＫ１が出力される。また、水平転送パルスＨＣＫ２は
ＨＢＬＫの開始時点でＬレベルであり、ＨＢＬＫの中間
時点でＨレベルのシフトクロックＳＣＫ２が出力され
る。

【００２２】次に、垂直シフトレジスタ(20)および水平
シフトレジスタ(22)のポテンシャルプロフィールを示す
図５および図６を参照し、図４のタイミングチャートに
記したタイミングＴ１〜Ｔ14に従って本実施例の電荷転
送動作を説明する。図５Ａ’を参照すると、タイミング
Ｔ１では、垂直転送パルスＶＣＫ１＝Ｌ、ＶＣＫ２＝
Ｈ、ＶＣＫ３＝Ｌであるので、奇数ラインの画素(10)(1
2)から出力された電荷ＣＯおよび偶数ラインの画素(14)
(16)から出力された電荷ＣＥは垂直転送パルスＶＣＫ２
＝Ｈが出力されるゲート下のそれぞれの転送領域Ｖφ２
に転送蓄積されている。

【００２３】このタイミングでは、垂直シフトレジスタ
(20)と水平シフトレジスタ(22)の境界の転送領域Ｖφの
ポテンシャルウェルが浅いため水平シフトレジスタ(22)
には電荷が転送されない（図５Ａ参照）。タイミングＴ
２では、垂直転送パルスＶＣＫ２とＶＣＫ３がＨレベル
となるので、垂直シフトレジスタ(20)と水平シフトレジ
スタ(22)の境界の転送領域Ｖφ３にポテンシャルウェル
が形成され（図５Ｂ’参照）、先のタイミングで転送領
域Ｖφ２に転送蓄積されていた電荷ＣＯが転送領域Ｖφ
３を介して水平シフトレジスタ(22)の転送領域Ｈφ１に
転送蓄積される（図５Ｂ参照）。また、垂直シフトレジ
スタ(20)の転送領域Ｖφ２に転送蓄積されていた偶数ラ
インの画素(10)(12)から出力された電荷ＣＥは転送領域
Ｖφ２およびＶφ３に跨って転送蓄積される（図５Ｂ’
参照）。

【００２４】タイミングＴ３では、垂直転送パルスＶＣ
Ｋ２のみがＬレベルに反転するので、垂直シフトレジス
タ(20)の転送領域Ｖφ２のポテンシャルウェルが浅くな
り、先に転送領域Ｖφ２およびＶφ３に跨って転送蓄積
されていた電荷ＣＥは転送領域Ｖφ３に転送蓄積され
る。他の転送領域のポテンシャルウェルには変動がない
（図５Ｃ、Ｃ’参照）。

【００２５】タイミングＴ４では、垂直転送パルスＶＣ
Ｋ１がＨレベルに反転するので、垂直シフトレジスタ(2
6)の転送領域Ｖφ１にポテンシャルウェルが形成され、
先のタイミングで転送領域Ｖφ３に転送蓄積されていた
電荷ＣＥは転送領域Ｖφ３および転送領域Ｖφ１に跨っ
て転送蓄積される。他の転送領域のポテンシャルウェル
には変動がない（図５Ｄ、Ｄ’参照）。

【００２６】タイミングＴ５では、垂直転送パルスＶＣ
Ｋ３がＬレベルに反転するので、垂直シフトレジスタ(2
0)の転送領域Ｖφ３のポテンシャルウェルが浅くなり、
電荷ＣＥは転送領域Ｖφ１に転送蓄積される（図５Ｅ’
参照）。これによって、電荷ＣＥが１ステップ転送され
たことになる。タイミングＴ６およびＴ７では、垂直シ
フトレジスタ(20)での電荷転送処理が行われ、水平シフ
トレジスタ(28)での電荷の移動はない（図６Ａ、Ａ’、
Ｂ、Ｂ’参照）。

【００２７】タイミングＴ８では、水平シフトクロック
ＳＣＫ１およびＳＣＫ２が出力されるので、水平シフト
レジスタ(22)の転送領域Ｈφ１とＨφ２のポテンシャル
プロフィールが反転する。これによって、水平シフトレ
ジスタ(22)の転送領域Ｈφ１に転送蓄積されていた電荷
ＣＯは転送領域Ｈφ２’に転送蓄積される（図６Ｃ参
照）。

【００２８】タイミングＴ９になると、垂直転送パル
スＶＣＫ１〜ＶＣＫ３、水平転送パルスＨＣＫ１、ＨＣ
Ｋ２の電位関係がタイミングＴ１の状態に戻り、偶数ラ
インの画素(14)(16)から出力された電荷ＣＥにつき、上
記した転送動作が行われる（図６Ｄ、Ｄ’参照）。そし
て、図６Ｅに示すように、タイミングＴ10以降、水平シ
フトレジスタ(28)の主転送領域Ｈφ１あるいはＨφ２お
よび補助転送領域Ｈφ１’あるいはＨφ２’に電荷Ｃ
Ｏ、ＣＥが交互に蓄積され、転送される。

【００２９】以上の電荷転送動作により、水平シフトレ
ジスタ(22)に蓄積された２水平ラインの画素(10)〜およ
び(14)〜の出力電荷は水平転送パルスＨＣＫ１、ＨＣＫ
２の高速転送パルスＨＣ１、ＨＣ２により従来素子の２
倍の速度で電荷振分部(24)に転送される。続いて、図
３、図７および図８を参照して電荷振分部(24)以降の実
施例の動作を説明する。なお、図８は図３のｃ−ｃ線断
面およびｄ−ｄ線断面のポテンシャルプロフィールであ
る。

【００３０】図３において、電荷振分部(24)は水平シフ
トレジスタ(22)の出力端に形成したアウトプットゲート
(26)(28)として示され、出力部(30)(32)は前記アウトプ
ットゲート(26)(28)の後段に形成した複数のフローティ
ングディフュージョン(34)(36)、リセットゲート(38)(4
0)およびドレインディフュージョン(42)(44)で示されて
いる。

【００３１】図７に水平シフトレジスタ(22)の高速転送
パルスＨＣ１、ＨＣ２およびアウトプットゲート(26)(2
8)のゲートパルスＯＧ１、ＯＧ２のタイミングチャート
を示す。同図に示すように、アウトプットゲート(26)(2
8)のゲートパルスＯＧ１、ＯＧ２は互いに１８０度の位
相差を有し、水平シフトレジスタ(22)の高速転送パルス
ＨＣ１、ＨＣ２の倍の周期を有する。

【００３２】高速転送パルスＨＣ１＝Ｈ、ＨＣ２＝Ｌ、
ゲートパルスＯＧ１＝Ｈ、ＯＧ２＝Ｌとなる図７のタイ
ミングＴ11では、水平主転送領域Ｈφ１に奇数ラインの
画素の出力電荷ＣＯが転送蓄積され、補助転送領域Ｈφ
１’に偶数ラインの画素の出力電荷ＣＥが転送蓄積され
ている。また、アウトプットゲート(26)がオンし、アウ
トプットゲート(28)がオフする（図８Ａ、Ａ’参照）。

【００３３】タイミングＴ12では、高速転送パルスＨＣ
１およびＨＣ２のレベルが反転し、先のタイミングで転
送領域Ｈφ１に蓄積されていた電荷ＣＥがアウトプット
ゲート(26)を介して第１のフローティングディフュージ
ョン(34)に転送される。また、図示しない転送領域Ｈφ
１’の電荷ＣＥが転送領域Ｈφ２に転送蓄積される（図
８Ｂ、Ｂ’参照）。

【００３４】タイミングＴ13では、高速転送パルスＨＣ
１、ＨＣ２、ゲートパルスＯＧ１、ＯＧ２のレベルが反
転し、アウトプットゲート(26)がオフし、アウトプット
ゲート(28)がオンする。また、転送領域Ｈφ２の電荷Ｃ
Ｏが転送領域Ｈφ１に転送蓄積される（図８Ｃ、Ｃ’参
照）。タイミングＴ14では、高速転送パルスＨＣ１およ
びＨＣ２のレベルが反転し、先のタイミングで転送領域
Ｈφ１に蓄積されていた電荷ＣＯがアウトプットゲート
(28)を介して第２のフローティングディフュージョン(3
6)に転送される。また、図示しない転送領域Ｈφ１’の
新たな電荷ＣＥが転送領域Ｈφ２に転送蓄積される（図
８Ｄ、Ｄ’参照）。

【００３５】以上の転送動作によって、２水平ラインに
わたる信号電荷ＣＯ、ＣＥが互いに混合することなく水
平ブライキング期間ＨＢＬＫ内の時間を利用して水平シ
フトレジスタ(22)に転送され、水平走査期間に、所定周
波数（従来の２倍の周波数）の水平転送クロックＨＣ
１、ＨＣ２によって水平転送されて、第１および第２の
フローティングディフュージョン(34)(36)から撮像信号
が並列に得られる。

【００３６】本実施例の固体撮像素子をインタレース駆
動する場合には、奇数ラインの画素(10)〜の出力と偶数
ラインの画素(14)〜の出力を適宜の比率で混合して単位
フィールドの撮像信号が形成される。また、ノンインタ
レース駆動の場合には、奇数ラインの画素(10)〜の出
力、あるいは偶数ラインの画素(14)〜の出力の一方をラ
インメモリに記憶させ、他方のラインの画素出力とライ
ンメモリ出力を継続出力する等してノンインタレース撮
像信号が形成される。

【００３７】図９を参照して本発明の第２の実施例を説
明する。なお、本実施例は先の実施例で使用した水平シ
フトレジスタ(22)を使用するため概略の構成を説明する
に留める。本実施例はカラー固体撮像素子への適用例で
あり、マトリクス配列した画素(10)〜(16)（４画素のみ
を示す）、各列の画素(10)(12)あるいは(14)(16)に対し
て配列した複数の垂直シフトレジスタ(20)(20)、複数の
垂直シフトレジスタ(20)(20)の出力をパラレル入力し、
シリアル出力する水平シフトレジスタ(22)、この水平シ
フトレジスタ(22)の端部に連続形成した電荷振分部(4
6)、この電荷振分部(46)の複数の出力毎に形成した３つ
の出力部(48)(50)(52)から構成される。

【００３８】マトリクス配列した画素(17)〜(19)は所定
の周期で感度色が変更され、電荷振分部(46)はその周期
で水平シフトレジスタ(22)の出力電荷を出力部(48)(50)
(52)に振り分ける。この電荷振分部(26)は水平シフトレ
ジスタ(22)の端部に３つの独立のアウトプットゲートを
並列形成することによって実現できる。上記構成され、
動作する本実施例によれば出力部(48)(50)(52)から常に
同じ色彩に対応する撮像信号が出力される。

【００３９】図１０に第２の実施例の変形例を示す。な
お、図１０は第１の実施例の説明に供した図２に相当す
るので、対応する領域（素子）に同一の番号を付して詳
細な説明は省略する。本変形例の水平シフトレジスタ(2
3)は主転送領域Ｈφ１、Ｈφ２と２つの補助転送領域Ｈ
φ１’、Ｈφ２’およびＨφ１”、Ｈφ２”を備え、そ
れらで単位転送領域が形成される。そして、この水平シ
フトレジスタ(23)の出力端には出力電荷を３つに分離す
ることができる電荷振分部が連続形成される。

【００４０】本変形例では水平ブランキング期間ＨＢＬ
Ｋに、第１のラインの画素(10)の電荷から順に水平シフ
トレジスタ(23)に転送蓄積される。そこで、蓄積終了時
点では、第１のラインの画素(10)の電荷が補助転送領域
のＨφ１”に蓄積され、第２のラインの画素(12)の電荷
が補助転送領域のＨφ１’に蓄積され、そして第３のラ
インの画素(14)の電荷が主転送領域のＨφ１に蓄積され
る。

【００４１】その後、水平走査期間内に水平シフトレジ
スタ(23)に転送された３ライン分の電荷を水平転送し、
信号処理することにより、３ライン分の撮像信号が独立
に出力される。また、必要に応じて適当なラインの撮像
信号を混合して出力させることもできる。

【００４２】

【発明の効果】以上述べたように本発明の固体撮像素子
は、水平シフトレジスタの出力端に電荷振分部を連続形
成し、この電荷振分部により水平シフトレジスタの主転
送領域および補助転送領域をそれぞれ転送される電荷を
分離し、並列処理するため、アウトプットゲート、オン
チップアンプ、リセットゲート等の内部回路およびサン
プルホールド回路、オートゲインコントロール、Ａ／Ｄ
コンバータ等の外部信号処理回路の動作速度を上昇させ
ることなく全画素読出を行うことができる。

【００４３】また、単一の水平シフトレジスタを使用す
るため、複数の水平シフトレジスタの転送効率の不一致
の問題および垂直シフトレジスタ出力電荷を一方の水平
シフトレジスタを介して他方の水平シフトレジスタに転
送することによる固定パターンノイズの発生の問題が解
決する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の概略構成図。

【図２】水平シフトレジスタ出力端までを示す第１の実
施例の要部平面図。

【図３】水平シフトレジスタ出力端以降を示す第１の実
施例の要部平面図。

【図４】実施例の垂直シフトレジスタおよび水平シフト
レジスタのタイミングチャート。

【図５】図２のａ−ａ線およびｂ−ｂ線断面のポテンシ
ャルプロフィール。

【図６】図２のａ−ａ線およびｂ−ｂ線断面のポテンシ
ャルプロフィール。

【図７】実施例の電荷振分部および出力部のタイミング
チャート。

【図８】図３のｃ−ｃ線断面およびｄ−ｄ線断面のポテ
ンシャルプロフィール。

【図９】本発明の第２の実施例の概略構成図。

【図１０】第２の実施例の変形例の要部平面図。

【符号の説明】

１０〜１６画素１８リードアウトゲート２０垂直シフトレジスタ２２水平シフトレジスタ２４電荷振分部２６、２８アウトプットゲート３０、３２出力部３４、３６フローティングディフュージョン３８、４０リセットゲート４２、４４ドレインディフュージョン

Claims

【特許請求の範囲】

【請求項１】マトリクス配列した複数の画素と、垂直方向に配列した各列の画素に対して形成した複数の
垂直シフトレジスタと、それぞれの垂直シフトレジスタ出力に対して主転送領域
および１以上の補助転送領域が形成され、複数の垂直シ
フトレジスタ出力を水平方向に転送する水平シフトレジ
スタと、この水平シフトレジスタの端部に連続形成した電荷振分
部と、この電荷振分部の出力毎に形成した複数の出力部とから
構成される固体撮像素子。
【請求項２】前記電荷振分部および出力部をＲＧＢの
３出力に対応させて形成したことを特徴とする請求項１
の固体撮像素子。