JPS61163777A - Ｃｃｄイメージャ - Google Patents
ＣｃｄイメージャInfo
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- JPS61163777A JPS61163777A JP60299830A JP29983085A JPS61163777A JP S61163777 A JPS61163777 A JP S61163777A JP 60299830 A JP60299830 A JP 60299830A JP 29983085 A JP29983085 A JP 29983085A JP S61163777 A JPS61163777 A JP S61163777A
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- 238000000034 method Methods 0.000 title claims description 4
- 230000001629 suppression Effects 0.000 title 1
- 238000005381 potential energy Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
- H01L27/14856—Time-delay and integration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14831—Area CCD imagers
- H01L27/14843—Interline transfer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
-
- H—ELECTRICITY
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- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明はフィン転送形式の電荷結合装置（ＣＣＤ）イ
メージヤに関し、特に、そのビデオ出力信号の線トレー
ス部分か、らライン選択アーティファクト（雑音のよう
な不所望な信号生成物）を除去する方法に関するもので
ある。
メージヤに関し、特に、そのビデオ出力信号の線トレー
ス部分か、らライン選択アーティファクト（雑音のよう
な不所望な信号生成物）を除去する方法に関するもので
ある。
ライン転送形式のＣＣＤイメージヤは、投射された像の
走査方向と平行な方向に電荷を転送するように配列され
た平行な電荷転送チャンネルのアレーを備えたイメージ
レジスタを持っている。各フィールド走査期間中に、フ
ィールド間フィンインターレースが用いられていない場
合には、各電荷転送チャンネルが次々に選択されて読出
される。
走査方向と平行な方向に電荷を転送するように配列され
た平行な電荷転送チャンネルのアレーを備えたイメージ
レジスタを持っている。各フィールド走査期間中に、フ
ィールド間フィンインターレースが用いられていない場
合には、各電荷転送チャンネルが次々に選択されて読出
される。
選択された電荷転送チャンネルは動的順方向転送りロッ
キング信号を設けてＣＣＤシフトレジスタとして動作さ
せられ、他の電荷転送チャンネルには静的クロッキング
信号が加えられる。各電荷転送チャンネルは、そのチャ
ンネルが読出しのために選ばれる前の１フレ一ム分の時
間のイメージ集積期間中、静的クロッキング信号を受け
る。どの静的クロッキング信号は、各イメージ集積期間
中、その電荷転送チャンネル中に電位エネルギ障壁と井
戸が交互に連続するものを形成し、電荷転送チャンネル
とその下のバルク半導体中の光電変換によって生じた電
荷キャリヤが井戸（ウエルラに集まって電荷パケットを
形成する。各電荷パケットの振幅はその電荷パケットが
形成されている電位エネルギ井戸に関連する画像素子、
即ち、ピクセルの強度を表わしている。
キング信号を設けてＣＣＤシフトレジスタとして動作さ
せられ、他の電荷転送チャンネルには静的クロッキング
信号が加えられる。各電荷転送チャンネルは、そのチャ
ンネルが読出しのために選ばれる前の１フレ一ム分の時
間のイメージ集積期間中、静的クロッキング信号を受け
る。どの静的クロッキング信号は、各イメージ集積期間
中、その電荷転送チャンネル中に電位エネルギ障壁と井
戸が交互に連続するものを形成し、電荷転送チャンネル
とその下のバルク半導体中の光電変換によって生じた電
荷キャリヤが井戸（ウエルラに集まって電荷パケットを
形成する。各電荷パケットの振幅はその電荷パケットが
形成されている電位エネルギ井戸に関連する画像素子、
即ち、ピクセルの強度を表わしている。
選択された電荷転送チャンネルはＣＣＤ出力レジスタを
通して電荷感知段へ読出され、この感知段が、動的にク
ロック制御された電荷転送チャンネルから順に読出され
た電荷パケットの振幅を検出する。代表的には、この電
荷感知段は、ゲート電極がＣＣＤマルチルクサの出力中
の浮遊拡散部に接続され、ソースホロワ又はドレンホロ
ワに接続されている絶縁ゲート電界効果トランジスタで
構成されたエレクトロメータである。ＣＣＤ出力レジス
タはＣＣＤシフトレジヌタとすることができ、その電荷
転送チャンネルはイメージレジスタ中の電荷転送チャン
ネルと直角をなしている。
通して電荷感知段へ読出され、この感知段が、動的にク
ロック制御された電荷転送チャンネルから順に読出され
た電荷パケットの振幅を検出する。代表的には、この電
荷感知段は、ゲート電極がＣＣＤマルチルクサの出力中
の浮遊拡散部に接続され、ソースホロワ又はドレンホロ
ワに接続されている絶縁ゲート電界効果トランジスタで
構成されたエレクトロメータである。ＣＣＤ出力レジス
タはＣＣＤシフトレジヌタとすることができ、その電荷
転送チャンネルはイメージレジスタ中の電荷転送チャン
ネルと直角をなしている。
このような場合、出力レジスタの連続する電荷転送段は
、イメージレジスタの電荷転送チャンネルのそれぞれか
らの連続する電荷パケットのラインで次々にサイドロー
ド（側方負荷）される。シフトレジスタの出力ポートは
電荷感知段に、順に、イメージレジスタの各電荷転送チ
ャンネルからの電荷パケットを供給する。別の形では、
ＣＣＤ出力レジスタを「電荷ファンネル」（電荷漏斗）
で構成する。この電荷ファンネルは、その入力ポートが
イメージレジスタ中の全電荷転送チャンネルの並列に配
置された出力ポートに接続し得る幅を持ち、かつ、その
出力ポートが小さな電荷転送段に対して、照射エネルギ
像の強度の変動に応答する感知し得る程度の振幅変動を
持った電荷パケットを供給するような狭い幅を持つ電荷
転送チャンネルである。この他の使用し得るＣＣＤマル
チプレクサとしては、入力ポートが互いに並列で、各々
カー組のイメージレジスタ電荷転送チャンネルの並列に
配置された出力ポートに接続されている複数の電荷ファ
ンネルで構成されたものがある。
、イメージレジスタの電荷転送チャンネルのそれぞれか
らの連続する電荷パケットのラインで次々にサイドロー
ド（側方負荷）される。シフトレジスタの出力ポートは
電荷感知段に、順に、イメージレジスタの各電荷転送チ
ャンネルからの電荷パケットを供給する。別の形では、
ＣＣＤ出力レジスタを「電荷ファンネル」（電荷漏斗）
で構成する。この電荷ファンネルは、その入力ポートが
イメージレジスタ中の全電荷転送チャンネルの並列に配
置された出力ポートに接続し得る幅を持ち、かつ、その
出力ポートが小さな電荷転送段に対して、照射エネルギ
像の強度の変動に応答する感知し得る程度の振幅変動を
持った電荷パケットを供給するような狭い幅を持つ電荷
転送チャンネルである。この他の使用し得るＣＣＤマル
チプレクサとしては、入力ポートが互いに並列で、各々
カー組のイメージレジスタ電荷転送チャンネルの並列に
配置された出力ポートに接続されている複数の電荷ファ
ンネルで構成されたものがある。
これらのＣＣＤマルチプレクサのあるものの電荷ファン
ネルの出力ポートは別々の電荷感知段に接続される。さ
らに、これらのＣＣＤマルチプレクサの他のものにおい
ては、電荷ファンネルの出力ポートはそれぞれの電荷転
送チャンネルによって電荷併合段の入力ポートに接続さ
れ、この電荷併合段の出力ポートから電荷パケットが電
荷感知段に供給される。
ネルの出力ポートは別々の電荷感知段に接続される。さ
らに、これらのＣＣＤマルチプレクサの他のものにおい
ては、電荷ファンネルの出力ポートはそれぞれの電荷転
送チャンネルによって電荷併合段の入力ポートに接続さ
れ、この電荷併合段の出力ポートから電荷パケットが電
荷感知段に供給される。
ライン転送形式のＣＣＤイメージヤにおける１つの問題
は、イメージヤから取出したビデオ信号から構成したテ
レビジョン画像中に１〜２本の線アーティファクトが現
われることである。各線アーティファクトは、イメージ
レジスタ中の１つ又は２つの電荷転送チャンネルに選択
的に供給されている順方向転送りロッキング信号が、下
にある基板と共有する容量を介して電荷感知段へ静電的
に結合されることによって生じる、このような順方向転
送りロッキング信号の開始又は終了が感知された電荷に
影響して、走査線中に「グリッチＪと呼ばれる電気的じ
よう乱を発生させる。連続する走査線中にグリッチが生
じると、これらが−緒になって線アーティファクトを形
成する。連続する線走査の順方向クロッキング信号が同
時に開始し終了する場合、即ち、イメージレジスタがラ
イン期間全体にわたってクロック信号によって動作させ
られる（クロッキンクン場合には、テレビジョン画像中
に１本の線アーティファクトが現われる。イメージレジ
スタ中の電荷チャンネルをよシ短い時間、即ち、線トレ
ース期間中だけ、クロックすると、テレビジョン画像中
には２本の線アーティファクトが生じる。
は、イメージヤから取出したビデオ信号から構成したテ
レビジョン画像中に１〜２本の線アーティファクトが現
われることである。各線アーティファクトは、イメージ
レジスタ中の１つ又は２つの電荷転送チャンネルに選択
的に供給されている順方向転送りロッキング信号が、下
にある基板と共有する容量を介して電荷感知段へ静電的
に結合されることによって生じる、このような順方向転
送りロッキング信号の開始又は終了が感知された電荷に
影響して、走査線中に「グリッチＪと呼ばれる電気的じ
よう乱を発生させる。連続する走査線中にグリッチが生
じると、これらが−緒になって線アーティファクトを形
成する。連続する線走査の順方向クロッキング信号が同
時に開始し終了する場合、即ち、イメージレジスタがラ
イン期間全体にわたってクロック信号によって動作させ
られる（クロッキンクン場合には、テレビジョン画像中
に１本の線アーティファクトが現われる。イメージレジ
スタ中の電荷チャンネルをよシ短い時間、即ち、線トレ
ース期間中だけ、クロックすると、テレビジョン画像中
には２本の線アーティファクトが生じる。
この線アーティファクトは、イメージレジスタを電荷感
知段に接続するために電荷ファンネ／ｌ／ ＣＣＤマル
チプレクサ回路を用いるライン転送形式のＣＣＤにおい
ては、線走査の方向に対して直角である。イメージレジ
スタを電荷感知段に接続するために、イメージレジスタ
中の電荷転送チャンネルと直角に延びる電荷転送チャン
ネルを持ったサイドロード型ＣＣＤシフトレジヌタを用
いるゝライン転送形式のＣＣＤイメージヤにおいては、
線アーティファクトはねじれる。
知段に接続するために電荷ファンネ／ｌ／ ＣＣＤマル
チプレクサ回路を用いるライン転送形式のＣＣＤにおい
ては、線走査の方向に対して直角である。イメージレジ
スタを電荷感知段に接続するために、イメージレジスタ
中の電荷転送チャンネルと直角に延びる電荷転送チャン
ネルを持ったサイドロード型ＣＣＤシフトレジヌタを用
いるゝライン転送形式のＣＣＤイメージヤにおいては、
線アーティファクトはねじれる。
この発明は、電荷感知回路の前に追加の遅延を導入する
ために追加のＣＣＤシフトレジスタ回路を有するライン
転送形式のＣＣＤイメージヤに実施される。上記の追加
の遅延は、イメージレジスタから電荷感知段までの全遅
延量が走査線の整数倍に実質的に等しくなるように調整
するべく選択される。このようにすることにより、線リ
トレース期間中にイメージレジスタの電荷転送チャンネ
ルへの動的クロッキングのオン−オフ切換えのために、
ＣＣＤイメージヤ電荷感知回路から供給されるビデオ信
号サンプルで構成されたテレビジョン画像中にアーティ
ファクトが導入されるということがなくなる。出力レジ
スタとして電荷ファンネルを用いるライン転送形式のＣ
ＣＤイメージャでは、同じことを、線間で不変の追加遅
延によって行う。また、出力レジスタとしてサイドロー
ド型ＣＣＤシフトレジスタを用いているライン転送形式
のＣＣＤイメージヤにおいては、この追加の遅延は線毎
に調整される。
ために追加のＣＣＤシフトレジスタ回路を有するライン
転送形式のＣＣＤイメージヤに実施される。上記の追加
の遅延は、イメージレジスタから電荷感知段までの全遅
延量が走査線の整数倍に実質的に等しくなるように調整
するべく選択される。このようにすることにより、線リ
トレース期間中にイメージレジスタの電荷転送チャンネ
ルへの動的クロッキングのオン−オフ切換えのために、
ＣＣＤイメージヤ電荷感知回路から供給されるビデオ信
号サンプルで構成されたテレビジョン画像中にアーティ
ファクトが導入されるということがなくなる。出力レジ
スタとして電荷ファンネルを用いるライン転送形式のＣ
ＣＤイメージャでは、同じことを、線間で不変の追加遅
延によって行う。また、出力レジスタとしてサイドロー
ド型ＣＣＤシフトレジスタを用いているライン転送形式
のＣＣＤイメージヤにおいては、この追加の遅延は線毎
に調整される。
第１図には、この発明を実施した改良型ライン転送形式
のイメージヤと共通する部分を持った従来技術によるラ
イン転送形式のＣＣＤイメージヤが示されている。第１
図のＣＣＤイメージヤは、左端から右端までの長さが全
て等しい複数の並列電荷転送チャンネルを備えたイメー
ジレジスタ１０を持っている。反転された輻射エネルギ
の像（図示せず）が、その上面のゲート電極担持面か、
あるいは、その反対側の底面かのいずれかの表面を通Ｌ
４イメージレジスタ１０に投射される。Ｂ射エネルギ像
が底面から投射される場合（この構成の方が好ましく、
また、以下、この構成を用いるものとして説明する）、
下側にある半導体材料の基板は、イメージレジスタ１０
の電荷転送チャンネルに到達する輻射エネルギの減衰を
小さくするだめに薄くされている。輻射エネルギ像素子
、即ち、ピクセルは、電荷転送チャンネル内、又は、隣
接する半導体材料中で光電変換され、電荷は、イメージ
レジスタ１０の電荷転送チャンネル中の選択されたゲー
ト電極の下に誘起された電位エネルギ井戸に集められる
。読出しのために選択される時を除いて、イメージレジ
スタ１０の各電荷転送チャンネルには、そのチャンネル
を横切る連続したゲート電極に対して複数位相で静的ク
ロッキング信号が加えられる。この静的クロッキング信
号は電荷転送チャンネル中の電位エネルギ井戸間に電位
エネルギ障壁の位置を画定して、ピクセルの境界を設定
する。
のイメージヤと共通する部分を持った従来技術によるラ
イン転送形式のＣＣＤイメージヤが示されている。第１
図のＣＣＤイメージヤは、左端から右端までの長さが全
て等しい複数の並列電荷転送チャンネルを備えたイメー
ジレジスタ１０を持っている。反転された輻射エネルギ
の像（図示せず）が、その上面のゲート電極担持面か、
あるいは、その反対側の底面かのいずれかの表面を通Ｌ
４イメージレジスタ１０に投射される。Ｂ射エネルギ像
が底面から投射される場合（この構成の方が好ましく、
また、以下、この構成を用いるものとして説明する）、
下側にある半導体材料の基板は、イメージレジスタ１０
の電荷転送チャンネルに到達する輻射エネルギの減衰を
小さくするだめに薄くされている。輻射エネルギ像素子
、即ち、ピクセルは、電荷転送チャンネル内、又は、隣
接する半導体材料中で光電変換され、電荷は、イメージ
レジスタ１０の電荷転送チャンネル中の選択されたゲー
ト電極の下に誘起された電位エネルギ井戸に集められる
。読出しのために選択される時を除いて、イメージレジ
スタ１０の各電荷転送チャンネルには、そのチャンネル
を横切る連続したゲート電極に対して複数位相で静的ク
ロッキング信号が加えられる。この静的クロッキング信
号は電荷転送チャンネル中の電位エネルギ井戸間に電位
エネルギ障壁の位置を画定して、ピクセルの境界を設定
する。
フィン選択器１１が接続１２により、動的クロッキング
信号をイメージレジスタ１０中の電荷転送チャンネルに
対し、１回に１つのチャンネルの割合で次々と選択して
供給する５ （ある型のフィールド・フィールド・ライ
ン・インタレースが用いられている場合には、動的クロ
ッキング信号は１回に１対の隣接チャンネルに供給され
、それから直列に供給される対をなす電荷パケットが、
イメージレジスタ１０に続く出力レジヌタ回路へ供給さ
れる前に粗合わされる。）反転した輻射エネルギ像の画
素ラインの最上部のものの中の画素の強度を表わす電荷
パケットが現われるイメージレジスタ１０の最下部の電
荷転送チャンネルが第１のライン選択期間中に読み出さ
れる。これに続くライン選択期間において、イメージレ
ジスタ１０の最上部により近い電荷転送チャンネルから
の読出しが行われて、最上部から最下部へ反転輻射エネ
ルギ像の走査が行われる。動的クロッキング信号は、像
集積期間中に集められた電荷パケットの完全な１本のラ
インを読出すに充分な時間にわたって印加される３選択
てれた電荷転送チャンネルには、少くとも線走査時間中
のトレーヌ期間、及、び、線走査の全期間中、動的順方
向転送りロッキング信号が供給される。通常、線走査は
ほとんどのテレビジョン方式では水平方向に行われ、従
って、線走査期間１１ ｒｌ ＨＪ期間と称される。Ｉ
Ｈは時間測定の規定化された単位である。放送テレビジ
ョンにおいては、１Ｈは約６３．５μ秒で、線リトレー
スは０．１６〜Ｏ，１８Ｈである。このような規格に従
う゛場合は、線リトレースの期間を（ｘ／５）Ｈ１線ト
レースの期間を（５／６）Ｈと考えると便利である。
信号をイメージレジスタ１０中の電荷転送チャンネルに
対し、１回に１つのチャンネルの割合で次々と選択して
供給する５ （ある型のフィールド・フィールド・ライ
ン・インタレースが用いられている場合には、動的クロ
ッキング信号は１回に１対の隣接チャンネルに供給され
、それから直列に供給される対をなす電荷パケットが、
イメージレジスタ１０に続く出力レジヌタ回路へ供給さ
れる前に粗合わされる。）反転した輻射エネルギ像の画
素ラインの最上部のものの中の画素の強度を表わす電荷
パケットが現われるイメージレジスタ１０の最下部の電
荷転送チャンネルが第１のライン選択期間中に読み出さ
れる。これに続くライン選択期間において、イメージレ
ジスタ１０の最上部により近い電荷転送チャンネルから
の読出しが行われて、最上部から最下部へ反転輻射エネ
ルギ像の走査が行われる。動的クロッキング信号は、像
集積期間中に集められた電荷パケットの完全な１本のラ
インを読出すに充分な時間にわたって印加される３選択
てれた電荷転送チャンネルには、少くとも線走査時間中
のトレーヌ期間、及、び、線走査の全期間中、動的順方
向転送りロッキング信号が供給される。通常、線走査は
ほとんどのテレビジョン方式では水平方向に行われ、従
って、線走査期間１１ ｒｌ ＨＪ期間と称される。Ｉ
Ｈは時間測定の規定化された単位である。放送テレビジ
ョンにおいては、１Ｈは約６３．５μ秒で、線リトレー
スは０．１６〜Ｏ，１８Ｈである。このような規格に従
う゛場合は、線リトレースの期間を（ｘ／５）Ｈ１線ト
レースの期間を（５／６）Ｈと考えると便利である。
Ｍｉ図のＣＣＤイメージヤはエレクトロメータ１４とし
て示す電荷感知出力段を備えている。エレクトロメータ
１４は一般にＣＣＤの出力端近くの浮遊拡散部で構成さ
れている。この浮遊拡散部は共通ドレン又は共通ソース
増幅器構成に接続された絶縁ゲート電界効果トランジス
タのゲート電極に電気的に接続されている。この浮遊拡
散部は直流再生を−行うために既知の電位に定期的にリ
セットされる。エレクトロメータの電界効果トランジス
タは、一般には、その後に別の電界効果トランジスタ増
幅器がカスケード接続されている。
て示す電荷感知出力段を備えている。エレクトロメータ
１４は一般にＣＣＤの出力端近くの浮遊拡散部で構成さ
れている。この浮遊拡散部は共通ドレン又は共通ソース
増幅器構成に接続された絶縁ゲート電界効果トランジス
タのゲート電極に電気的に接続されている。この浮遊拡
散部は直流再生を−行うために既知の電位に定期的にリ
セットされる。エレクトロメータの電界効果トランジス
タは、一般には、その後に別の電界効果トランジスタ増
幅器がカスケード接続されている。
第１図、第２図、第３図及び第６図に示すＣＣＤイメー
ジヤは、イメージレジスタｌＯの電荷転送 １チヤ
ンネルの並列出力ポートをエレクトロメータ１４の入力
ポートに接続するために、それぞれ異なる出力レジスタ
回路を用いており、また、それぞれのライン選択器は、
異なる型の出力レジスタ回路全体の遅延期間又は潜伏期
に適したタイミングで作動させられる。第１図において
は、出力レジスタ回路は、出力ポートがエレクトロメー
タ１４の入力ポートに接続されたＣＣＤシフトレジスタ
１３からなる。ＣＣＤシフトレジスタ１３の連続する電
荷転送段は、イメージレジスタ１０の各別の電荷転送チ
ャンネル〔又は、ある型のラインインタレース構成が採
用されている場合には、対をなす電荷転送チャンネル〕
から、チャンネルが選択的に読出されている時に、サイ
ドロードされるように構成されているＪＣＣＤシフトレ
ジスタ１３は、読出しのために選択されたイメージレジ
スタ１０中の電荷転送チャンネルと同期して順方向転送
りロックされ、イメージレジスタ１０からシフトされた
電荷サンプルをエレクトロメータ１４の入力ポートに伝
送する。反転輻射エネルギ像の上部が線毎に走査される
時に行われるイメージレジスタｌＯのより下側の部分の
電荷転送チャンネルの読出しは、反転輻射エネルギ像の
下部が線毎に走査される時に行われるイメージレジスタ
１０のよシ上方の部分の電荷転送チャンネルの読出しの
場合に比して、ＣＣＤシフトレジスタ１３の全長のうち
のより短い部分にわたって早くなる。このために、線を
１本ずつ進む毎に長くなって行く遅延がイメージレジス
タｌＯから読出された線に導入されるようになシ、それ
によって、線部進方向に対角線方向の捩れとして表示中
に現われる。
ジヤは、イメージレジスタｌＯの電荷転送 １チヤ
ンネルの並列出力ポートをエレクトロメータ１４の入力
ポートに接続するために、それぞれ異なる出力レジスタ
回路を用いており、また、それぞれのライン選択器は、
異なる型の出力レジスタ回路全体の遅延期間又は潜伏期
に適したタイミングで作動させられる。第１図において
は、出力レジスタ回路は、出力ポートがエレクトロメー
タ１４の入力ポートに接続されたＣＣＤシフトレジスタ
１３からなる。ＣＣＤシフトレジスタ１３の連続する電
荷転送段は、イメージレジスタ１０の各別の電荷転送チ
ャンネル〔又は、ある型のラインインタレース構成が採
用されている場合には、対をなす電荷転送チャンネル〕
から、チャンネルが選択的に読出されている時に、サイ
ドロードされるように構成されているＪＣＣＤシフトレ
ジスタ１３は、読出しのために選択されたイメージレジ
スタ１０中の電荷転送チャンネルと同期して順方向転送
りロックされ、イメージレジスタ１０からシフトされた
電荷サンプルをエレクトロメータ１４の入力ポートに伝
送する。反転輻射エネルギ像の上部が線毎に走査される
時に行われるイメージレジスタｌＯのより下側の部分の
電荷転送チャンネルの読出しは、反転輻射エネルギ像の
下部が線毎に走査される時に行われるイメージレジスタ
１０のよシ上方の部分の電荷転送チャンネルの読出しの
場合に比して、ＣＣＤシフトレジスタ１３の全長のうち
のより短い部分にわたって早くなる。このために、線を
１本ずつ進む毎に長くなって行く遅延がイメージレジス
タｌＯから読出された線に導入されるようになシ、それ
によって、線部進方向に対角線方向の捩れとして表示中
に現われる。
表示画像の捩れを防止するために、従来、この出願の発
明者は、ライン選択器１１を改変して、イメージレジス
タ１０の電荷転送チャンネルの連続する線読出しが次第
に少しずつ早い時点で開始されるようにし、これによっ
て、エレクトロメータ１４の入力ポートに到達する電荷
パケットの次第に増大する遅延を補償する。電荷転送チ
ャンネルの読出しに次第に増大する進みを導入すること
によシ、ＣＣＤイメージヤの出力信号から再構成された
テレヒション画檄中に現われるイメージレジスタのライ
ン選択によるアーティファクトの問題が悪化する。なぜ
なら、斜め方向のアーティファクトの径路は表示スクリ
ーン幅の大きな部分にわたっているためである。ライン
選択アーティファクトは走査線方向においては（１／６
）Ｈよりも長く、従って、一定の遅延の導入によって繰
りトレース期間に制限することは不可能である。前にも
述べたように、選択された電荷転送チャンネルを全線期
間中動的にクロックし続けることは、２本の平行なうイ
ン選択アーティファクトでなく、１本しか発生しないの
で望ましいことである。
明者は、ライン選択器１１を改変して、イメージレジス
タ１０の電荷転送チャンネルの連続する線読出しが次第
に少しずつ早い時点で開始されるようにし、これによっ
て、エレクトロメータ１４の入力ポートに到達する電荷
パケットの次第に増大する遅延を補償する。電荷転送チ
ャンネルの読出しに次第に増大する進みを導入すること
によシ、ＣＣＤイメージヤの出力信号から再構成された
テレヒション画檄中に現われるイメージレジスタのライ
ン選択によるアーティファクトの問題が悪化する。なぜ
なら、斜め方向のアーティファクトの径路は表示スクリ
ーン幅の大きな部分にわたっているためである。ライン
選択アーティファクトは走査線方向においては（１／６
）Ｈよりも長く、従って、一定の遅延の導入によって繰
りトレース期間に制限することは不可能である。前にも
述べたように、選択された電荷転送チャンネルを全線期
間中動的にクロックし続けることは、２本の平行なうイ
ン選択アーティファクトでなく、１本しか発生しないの
で望ましいことである。
特願昭６０−２０４１７０号（昭和６０年９月１３日出
願）明細書には、並列出力チャンネルが電荷ファンネル
と呼ばれるＣＣＤ転送装置の入力ポートに接続されてお
り、電荷ファンネルの出力ポートが出力電荷感知段に接
続されている構成を有する別の形式のライン転送形式の
ＣＣＤイメージヤが示されている。イメージレジスタの
電荷転送チャンネルのすべてのものの出力ポートから電
荷感知段の入力ポートまでの遅延はそれぞれ互いに等し
い。イメージレジスタの線選択アーティファクトは走査
線に対して直角で、その通路は表示スクリーン上の２〜
３のヒリセル幅を横切るにすぎない。し２かしながら電
荷ファンネルによる時間遅延は通常ｌＨよりもかなり短
かく、ライン選択アーティファクトによシピデオ信号の
画像部分に可視効果が現われるという好ましくない結果
が生ずる。次にこの発明を実施するライン転送イメージ
ヤのこの代替形式の修正された形式のものについて考察
する、第２図のＣＣＤイメージヤにおいて、イメージレ
ジスタ１０中の電荷伝送チャンネルの並列出力ポートを
エレクトロメータ１４の入力ポートに接続するだめの出
力レジスタ回路は、電荷ファンネ／Ｌ／１５と後続する
ＣＣＤシフトレジスタ１６との縦続接続からなる。これ
らの電荷転送構成は、フィールド時間の一部分にわたる
映像の走査を通じてピクセル走査率でクロックにより連
続的に順方向に送られ、映像の走査後しばらくの間、こ
れらの電荷転送構成を通じて映像素子の強度を表わす電
荷パケットの転送を完了する。電荷ファンネ／ｌ／１５
はＣＣＤ電荷転送ファンネルで、その入力ポートはイメ
ージレジスタ１０のすべての電荷転送チャンネルの並列
に配列された出力ポートを横切って接続するのに充分な
広さを有し、その出力ポートは、電荷パケットの変化に
応答して電位変化をイメージレジスタ１０の電荷転送チ
ャンネルの出力ポートにおける振幅と同程度の振幅に増
大させるのに充分狭く形成されている、これらの振幅は
、エレクトロメータ１４の応答をこれが第１図のＣＣＤ
イメージヤ中にあるときの応答にはソ同程度に維持する
のに充分である。ＣＣＤファンネ／ｌ７１５は読出しの
ために選択されたイメージレジスタ１０の電荷転送チャ
ンネルの割合と同じ割合で連続的に順方向にクロックさ
れ、その順方向クロック率は走査線に沿うピクセル走査
率と同じであると視ることができる。
願）明細書には、並列出力チャンネルが電荷ファンネル
と呼ばれるＣＣＤ転送装置の入力ポートに接続されてお
り、電荷ファンネルの出力ポートが出力電荷感知段に接
続されている構成を有する別の形式のライン転送形式の
ＣＣＤイメージヤが示されている。イメージレジスタの
電荷転送チャンネルのすべてのものの出力ポートから電
荷感知段の入力ポートまでの遅延はそれぞれ互いに等し
い。イメージレジスタの線選択アーティファクトは走査
線に対して直角で、その通路は表示スクリーン上の２〜
３のヒリセル幅を横切るにすぎない。し２かしながら電
荷ファンネルによる時間遅延は通常ｌＨよりもかなり短
かく、ライン選択アーティファクトによシピデオ信号の
画像部分に可視効果が現われるという好ましくない結果
が生ずる。次にこの発明を実施するライン転送イメージ
ヤのこの代替形式の修正された形式のものについて考察
する、第２図のＣＣＤイメージヤにおいて、イメージレ
ジスタ１０中の電荷伝送チャンネルの並列出力ポートを
エレクトロメータ１４の入力ポートに接続するだめの出
力レジスタ回路は、電荷ファンネ／Ｌ／１５と後続する
ＣＣＤシフトレジスタ１６との縦続接続からなる。これ
らの電荷転送構成は、フィールド時間の一部分にわたる
映像の走査を通じてピクセル走査率でクロックにより連
続的に順方向に送られ、映像の走査後しばらくの間、こ
れらの電荷転送構成を通じて映像素子の強度を表わす電
荷パケットの転送を完了する。電荷ファンネ／ｌ／１５
はＣＣＤ電荷転送ファンネルで、その入力ポートはイメ
ージレジスタ１０のすべての電荷転送チャンネルの並列
に配列された出力ポートを横切って接続するのに充分な
広さを有し、その出力ポートは、電荷パケットの変化に
応答して電位変化をイメージレジスタ１０の電荷転送チ
ャンネルの出力ポートにおける振幅と同程度の振幅に増
大させるのに充分狭く形成されている、これらの振幅は
、エレクトロメータ１４の応答をこれが第１図のＣＣＤ
イメージヤ中にあるときの応答にはソ同程度に維持する
のに充分である。ＣＣＤファンネ／ｌ７１５は読出しの
ために選択されたイメージレジスタ１０の電荷転送チャ
ンネルの割合と同じ割合で連続的に順方向にクロックさ
れ、その順方向クロック率は走査線に沿うピクセル走査
率と同じであると視ることができる。
しかしながら、電荷ファンネル１５の出力ポートからの
電荷パケットをエレクトロメータ１４の入力ポートに直
接供給する代シに、先のやシ方とは違った形でＣＣＤレ
ジヌタ１６を通じて供給される。
電荷パケットをエレクトロメータ１４の入力ポートに直
接供給する代シに、先のやシ方とは違った形でＣＣＤレ
ジヌタ１６を通じて供給される。
電荷ファンネル１５の遅延あるいは潜伏時間、すなわち
ピクセル走査率に関連する率で順方向にクロックされる
とき、電荷ファンネ／Ｌ’１５を通って進められるべき
電荷パケットに要する時間は、代表的にはＩＨの分数で
、−Ｈ以上の値Ｄ１をもっているっＣＣＤシフトレジス
ター６は電荷ファネル１３と同期して順方向にクロック
され、ＩＨに実質的に等しい遅延Ｄ３を与えるためのＤ
ｌと加算される遅延すなわち時間Ｄ２を持っている。す
なわちＤ３はＬＨと線リトレース期間だけ増大されたＬ
ＨとＬＨとの間にあシ、標準方式あるいはある種の関連
する方式を使用したテレビジョンに対してはＤ３はＬＨ
と−Ｈとの間にある。イメージレジスターｏの電荷転送
チャンネルが線トレース期間中のみ動的にクロックされ
る場合は、Ｄ３はエレクトロメーター４の出力信号の線
リトレース期間中のみ双方の線アーティファクトを維持
するように正確に１８でなければならない。イメージレ
ジスターｏの電荷転送チャンネルが全ＩＨの線時間中、
動的にクロックされる場合は、Ｄ３はＩＨよりも纏りト
レース期よシモ若干短かい期間だけ長いことが望ましく
、そのため線トレースがエレクトロメータ１４の出力信
号中で再び開始される前に“グリッチ”は充分に完了す
る。すなわち、読出し用のイメージレジスタ電荷転送チ
ャンネル選択中の電荷は線リトレース期間中の早い時期
に生ずる。
ピクセル走査率に関連する率で順方向にクロックされる
とき、電荷ファンネ／Ｌ’１５を通って進められるべき
電荷パケットに要する時間は、代表的にはＩＨの分数で
、−Ｈ以上の値Ｄ１をもっているっＣＣＤシフトレジス
ター６は電荷ファネル１３と同期して順方向にクロック
され、ＩＨに実質的に等しい遅延Ｄ３を与えるためのＤ
ｌと加算される遅延すなわち時間Ｄ２を持っている。す
なわちＤ３はＬＨと線リトレース期間だけ増大されたＬ
ＨとＬＨとの間にあシ、標準方式あるいはある種の関連
する方式を使用したテレビジョンに対してはＤ３はＬＨ
と−Ｈとの間にある。イメージレジスターｏの電荷転送
チャンネルが線トレース期間中のみ動的にクロックされ
る場合は、Ｄ３はエレクトロメーター４の出力信号の線
リトレース期間中のみ双方の線アーティファクトを維持
するように正確に１８でなければならない。イメージレ
ジスターｏの電荷転送チャンネルが全ＩＨの線時間中、
動的にクロックされる場合は、Ｄ３はＩＨよりも纏りト
レース期よシモ若干短かい期間だけ長いことが望ましく
、そのため線トレースがエレクトロメータ１４の出力信
号中で再び開始される前に“グリッチ”は充分に完了す
る。すなわち、読出し用のイメージレジスタ電荷転送チ
ャンネル選択中の電荷は線リトレース期間中の早い時期
に生ずる。
第４図は出力レジスタ回路に電荷ファンネルを使用して
いるが、出力レジヌタ回路中に実質的にＩＨあるいはそ
の逓倍の遅延を作り出すためにＣＣＤ遅延線１６を使用
していないＣＣＤイメージヤのタイミング図を示す。Ｃ
ＣＤ遅延線１６を使用していないことを除けば、イメー
ジヤは第２図のイメージヤと正確に同じである。イメー
ジレジスタｌＯの選択された行、すなわち（Ｎ−２）番
、（Ｎ−１）番、Ｎ番、（Ｎ＋１）番、（Ｎ＋２ ）番
の行が示すれている。イメージレジスタの行の動的順方
向クロッキングの開始は、電荷ファンネル１５を通る間
の遅延り、を補償するために、その行にエレクトロメー
タ１４が応答しはじめる前に期間Ｄ１だけ進められる。
いるが、出力レジヌタ回路中に実質的にＩＨあるいはそ
の逓倍の遅延を作り出すためにＣＣＤ遅延線１６を使用
していないＣＣＤイメージヤのタイミング図を示す。Ｃ
ＣＤ遅延線１６を使用していないことを除けば、イメー
ジヤは第２図のイメージヤと正確に同じである。イメー
ジレジスタｌＯの選択された行、すなわち（Ｎ−２）番
、（Ｎ−１）番、Ｎ番、（Ｎ＋１）番、（Ｎ＋２ ）番
の行が示すれている。イメージレジスタの行の動的順方
向クロッキングの開始は、電荷ファンネル１５を通る間
の遅延り、を補償するために、その行にエレクトロメー
タ１４が応答しはじめる前に期間Ｄ１だけ進められる。
Ｄｌは線リトレース期間よりも長い例えば１Ｈの約半分
であるべきである。イメージレジスタｌＯの１行に供給
される動的順方向クロッキングと次の行との間の変移は
エレクトロメータ１４の応答の線トレース期間内にあシ
、電位計１４の応答の画像部分中に１グリツチ”２１．
２２．２３．２４等を生じさせる。例えば、イメージレ
ジスタ１０中の（Ｎ−１）番目の行からＮ番目の行への
動的順方向クロッキングの変移は、エレクトロメータ１
４の応答のＮ番目の線トレース期間中にグリッチ２３を
発生させる。テレビジョン・スクリーン上で各線中のグ
リッチは線走査に垂直なアーティファクトとして現われ
る。
であるべきである。イメージレジスタｌＯの１行に供給
される動的順方向クロッキングと次の行との間の変移は
エレクトロメータ１４の応答の線トレース期間内にあシ
、電位計１４の応答の画像部分中に１グリツチ”２１．
２２．２３．２４等を生じさせる。例えば、イメージレ
ジスタ１０中の（Ｎ−１）番目の行からＮ番目の行への
動的順方向クロッキングの変移は、エレクトロメータ１
４の応答のＮ番目の線トレース期間中にグリッチ２３を
発生させる。テレビジョン・スクリーン上で各線中のグ
リッチは線走査に垂直なアーティファクトとして現われ
る。
第５図は、電荷ファネ／Ｌ’１５とＣＣＤ遅延線１６と
からなる出力レジヌタ回路中に実質的にＩＨの遅延を生
じさせるために含まれているＣＣＤ遅延線１６をもった
第２図のＣＣＤイメージヤのタイミング図を示す。イメ
ージレジスタ１０の連続する行の動的順方向クロッキン
グは、電荷ファンネル１５のり、と遅延線１６のＤ２と
からなる合成遅延Ｄ３を補償するために進められる。Ｄ
３＝Ｄ１＋Ｄ２は少なくともｌＨとなるようにされてお
シ、線リトレース期間よりも短かい期間だけＩＨよりも
長いことが望ましい。これによシ、イメージレジスタ１
ｏに動的順方向クロッキング信号を供給することによル
ミ荷から生ずるグリッチ２２／、２３／ 、２４／を線
リトレース期間にシフトさせる。例えば、イメージレジ
スタｌＯのＮ番目の行の動的順方向クロッキングの終了
と（Ｎ＋１）番目の行の動的順方向クロッキングの開始
とに関連する“グリッチ”２３／はエレクトロメータ１
４の応答のＮ番目の線トレースに先行する繰りトレース
期間に入シ込む。
からなる出力レジヌタ回路中に実質的にＩＨの遅延を生
じさせるために含まれているＣＣＤ遅延線１６をもった
第２図のＣＣＤイメージヤのタイミング図を示す。イメ
ージレジスタ１０の連続する行の動的順方向クロッキン
グは、電荷ファンネル１５のり、と遅延線１６のＤ２と
からなる合成遅延Ｄ３を補償するために進められる。Ｄ
３＝Ｄ１＋Ｄ２は少なくともｌＨとなるようにされてお
シ、線リトレース期間よりも短かい期間だけＩＨよりも
長いことが望ましい。これによシ、イメージレジスタ１
ｏに動的順方向クロッキング信号を供給することによル
ミ荷から生ずるグリッチ２２／、２３／ 、２４／を線
リトレース期間にシフトさせる。例えば、イメージレジ
スタｌＯのＮ番目の行の動的順方向クロッキングの終了
と（Ｎ＋１）番目の行の動的順方向クロッキングの開始
とに関連する“グリッチ”２３／はエレクトロメータ１
４の応答のＮ番目の線トレースに先行する繰りトレース
期間に入シ込む。
第３図のライン転送形式のＣＣＤイメージヤは、第２図
の電荷７アンネ／ｌ／１５の代シに並列に配列された入
力ポートを持った１対の短かい遅延電荷ファンネル３３
および３４が使用されている点で第２図のライン転送形
式のＣＣＤイメージヤと異っている。電荷ファンネル３
３および３４は、これらを通じて全体の画像走査転送中
ビクセル走査率で連続的に順方向クロックされる。電荷
ファンネル３３および３４の出力ホートが各エレクトロ
メータの入力ポートに接続されていると、電荷ファンネ
Ａ／３３あるいは３４のいずれかを経由する電荷パケッ
トの通過に対する遅延Ｄ４は、線トレース期間中に生ず
るライン選択“グリッチ１を防止するのに充分な程度に
短かくすることができる。しかしながら、２個の別々の
電荷感知段の応答特性を整合させることは極めて困短な
ことで有名である。従って、電荷転送ファンネル３３お
よび３４の出力ポートから、シフトレジスタとして動作
する各ＣＣＤ電荷転送チャンネルを経て一緒に取出して
、上記シフトレジスタを通して全画像走査転送期間中ピ
クセル走査率で連続的に順方向にクロックし、さらに単
一の電荷感知段、すなわちエレクトロメータ１４の入力
ポートに供給するために電荷転送チャンネルを合併する
ためにＣＣＤ構造３５を使用することが望ましい。ＣＣ
Ｄ構造３５を経由するこれらの通路のいずれかの遅延Ｄ
５はＤ４と加算されてＩＨの長さあるいはそれよりも若
干長いＤ３に等しくなるようにされる。遅延Ｄ５をもっ
たＣＣＤ構造３５は、電荷ファンネル３３および３４の
出力から電荷転送チャンネルを併合することに続いて、
引伸ばされた電荷転送チャンネルのシフトレジスタ動作
によって出来るだけＤ５を与えるように構成されている
ことが望ましい。この引伸ばされた電荷転送チャンネル
は、少々くともこれを経由する全画像走査転送期間中、
ピクセル走査率で連続的に順方向にクロックされる。
の電荷７アンネ／ｌ／１５の代シに並列に配列された入
力ポートを持った１対の短かい遅延電荷ファンネル３３
および３４が使用されている点で第２図のライン転送形
式のＣＣＤイメージヤと異っている。電荷ファンネル３
３および３４は、これらを通じて全体の画像走査転送中
ビクセル走査率で連続的に順方向クロックされる。電荷
ファンネル３３および３４の出力ホートが各エレクトロ
メータの入力ポートに接続されていると、電荷ファンネ
Ａ／３３あるいは３４のいずれかを経由する電荷パケッ
トの通過に対する遅延Ｄ４は、線トレース期間中に生ず
るライン選択“グリッチ１を防止するのに充分な程度に
短かくすることができる。しかしながら、２個の別々の
電荷感知段の応答特性を整合させることは極めて困短な
ことで有名である。従って、電荷転送ファンネル３３お
よび３４の出力ポートから、シフトレジスタとして動作
する各ＣＣＤ電荷転送チャンネルを経て一緒に取出して
、上記シフトレジスタを通して全画像走査転送期間中ピ
クセル走査率で連続的に順方向にクロックし、さらに単
一の電荷感知段、すなわちエレクトロメータ１４の入力
ポートに供給するために電荷転送チャンネルを合併する
ためにＣＣＤ構造３５を使用することが望ましい。ＣＣ
Ｄ構造３５を経由するこれらの通路のいずれかの遅延Ｄ
５はＤ４と加算されてＩＨの長さあるいはそれよりも若
干長いＤ３に等しくなるようにされる。遅延Ｄ５をもっ
たＣＣＤ構造３５は、電荷ファンネル３３および３４の
出力から電荷転送チャンネルを併合することに続いて、
引伸ばされた電荷転送チャンネルのシフトレジスタ動作
によって出来るだけＤ５を与えるように構成されている
ことが望ましい。この引伸ばされた電荷転送チャンネル
は、少々くともこれを経由する全画像走査転送期間中、
ピクセル走査率で連続的に順方向にクロックされる。
第６図は、出力レジヌタ回路中のサイドロード型ＣＣＤ
シフトレジヌタ１３を使用したＣＣＤイメージヤを、こ
の発明を実施するためにどのように修正することができ
るかを示している。ＣＣＤシフトレジスタ１３の出力ポ
ートとエレクトロメータ１４の入力ポートとの間に可変
長さＣＣＤ遅延！１１３６が挿入されている。遅延線３
６によって与えられる遅延ｄ６はＣＣＤシフトレジスタ
１３を経由する遅延を増加させて、各イメージレジスタ
１０の電荷転送チャンネルの出力ポートとエレクトロメ
ータ１４の入力ポートとの間に同じ大きさの全遅延Ｄ３
を与える。こ！でもＤ３は１Ｈの期間とＩＨ十繰りトレ
ース時間との間にある５ＣＣＤシフトレジスタ１３のサ
イド・ローディング入力ポートの各々の間の遅延を△と
仮定すると、シフトレジスタ１３全体の遅延は恥の値に
なる。こ−でｎはイメージレジスタ１０の電荷転送チャ
ンネルの連続する序数、すなわち許である。遅延線３６
がｎ番目の行から読出された電荷パケットに与える遅延
ｄ６はＤ３−ｎＱの値をもっている。そのため、第７図
に示すように、この発明によればフィン選択グリッチ２
２／、２３／、２４／等は線リトレース期間にはまシ込
む。すなわチ、読出しのためのイメージ・トランヌファ
ー・チャンネル選択中の各電荷は第６図のイメージヤ・
ビデオ出力信号中の線リトレース期間中に生ずる。
シフトレジヌタ１３を使用したＣＣＤイメージヤを、こ
の発明を実施するためにどのように修正することができ
るかを示している。ＣＣＤシフトレジスタ１３の出力ポ
ートとエレクトロメータ１４の入力ポートとの間に可変
長さＣＣＤ遅延！１１３６が挿入されている。遅延線３
６によって与えられる遅延ｄ６はＣＣＤシフトレジスタ
１３を経由する遅延を増加させて、各イメージレジスタ
１０の電荷転送チャンネルの出力ポートとエレクトロメ
ータ１４の入力ポートとの間に同じ大きさの全遅延Ｄ３
を与える。こ！でもＤ３は１Ｈの期間とＩＨ十繰りトレ
ース時間との間にある５ＣＣＤシフトレジスタ１３のサ
イド・ローディング入力ポートの各々の間の遅延を△と
仮定すると、シフトレジスタ１３全体の遅延は恥の値に
なる。こ−でｎはイメージレジスタ１０の電荷転送チャ
ンネルの連続する序数、すなわち許である。遅延線３６
がｎ番目の行から読出された電荷パケットに与える遅延
ｄ６はＤ３−ｎＱの値をもっている。そのため、第７図
に示すように、この発明によればフィン選択グリッチ２
２／、２３／、２４／等は線リトレース期間にはまシ込
む。すなわチ、読出しのためのイメージ・トランヌファ
ー・チャンネル選択中の各電荷は第６図のイメージヤ・
ビデオ出力信号中の線リトレース期間中に生ずる。
第８図は、第６図のＣＣＤイメージヤ中の素子３６中で
使用されるような可変長さＣＣＤ遅延線の一部を示す。
使用されるような可変長さＣＣＤ遅延線の一部を示す。
大抵の場合、ｄ６はＯでない値から上の範囲にあシ、こ
の第８図の可変長さ遅延線は固定遅延ＣＣＤ遅延線と縦
続接続されている。′固定遅延ＣＣＤ遅延線は第８図の
′可変長さ遅延線に先行しであるいは後続して縦続接続
されてもよいし、あるいは２つの位置に分割されてもよ
い。
の第８図の可変長さ遅延線は固定遅延ＣＣＤ遅延線と縦
続接続されている。′固定遅延ＣＣＤ遅延線は第８図の
′可変長さ遅延線に先行しであるいは後続して縦続接続
されてもよいし、あるいは２つの位置に分割されてもよ
い。
第８図の可変長さＣＣＤ遅延線は２相クロツキングを使
用している。偶数の序数３８−６６をもった蓄積ゲート
電極は半導体基板の表面に接近した第１のポリシリコン
層中に配置されていて、その輪郭は点線で示されている
。奇数の序数３９−６５をもったトランスファ・ゲート
電極は半導体基板の表面から離れた第２のポリシリコン
層中に配置されていて、実線でその輪郭が示されている
。転送ゲート電極は蓄積ゲート電極よりも基板から遠い
ので、蓄積ゲート電極にゲート電極電位を供給し、また
転送ゲート電極と重なシ合っていることにより、転送ゲ
ート電極の下に電位エネルギ障壁が形成される。この電
位エネルギ障壁は蓄積ゲート電極から転送ゲート電極へ
の方向の電荷の流れを制するために使用されており、２
相ＣＣＤクロツキングにおける双方向の電荷の流れに関
する固有の問題を克服している。
用している。偶数の序数３８−６６をもった蓄積ゲート
電極は半導体基板の表面に接近した第１のポリシリコン
層中に配置されていて、その輪郭は点線で示されている
。奇数の序数３９−６５をもったトランスファ・ゲート
電極は半導体基板の表面から離れた第２のポリシリコン
層中に配置されていて、実線でその輪郭が示されている
。転送ゲート電極は蓄積ゲート電極よりも基板から遠い
ので、蓄積ゲート電極にゲート電極電位を供給し、また
転送ゲート電極と重なシ合っていることにより、転送ゲ
ート電極の下に電位エネルギ障壁が形成される。この電
位エネルギ障壁は蓄積ゲート電極から転送ゲート電極へ
の方向の電荷の流れを制するために使用されており、２
相ＣＣＤクロツキングにおける双方向の電荷の流れに関
する固有の問題を克服している。
２相りロック信号電圧φ１およびφ２に応答して、電荷
は蓄積ゲート電極３８の下から、転送ゲート電極３９の
下に誘導される電位エネルギ障壁を越えて第８図の可変
長さＣＣＤ遅延線の入力ポートにおける蓄積ゲート電極
４０の下に転送される。シフトレジスタ１３から作シ出
された固定遅延ＣＣＤ遅延線が存在しないと仮定したと
き、蓄積ゲート電極３８はＣＣＤ１３中の最後の蓄積ゲ
ート電極である。
は蓄積ゲート電極３８の下から、転送ゲート電極３９の
下に誘導される電位エネルギ障壁を越えて第８図の可変
長さＣＣＤ遅延線の入力ポートにおける蓄積ゲート電極
４０の下に転送される。シフトレジスタ１３から作シ出
された固定遅延ＣＣＤ遅延線が存在しないと仮定したと
き、蓄積ゲート電極３８はＣＣＤ１３中の最後の蓄積ゲ
ート電極である。
第１の電荷転送チャンネルはゲート電極４０−５０の下
にアシ、またゲート電１ｉｊｉ５０の左の図示されてい
ない別のゲート電極の下にある。第２の電荷転送チャン
ネルは、ゲート電極５１の左にある図示されていない池
のゲート電極群の下にあり、またゲート電極５１−６６
の下にある。この第２の電荷転送チャンネルの出力ポー
トは蓄積ゲート電極６６にあシ、また直接にあるいは固
定遅延ＣＣＤ遅延線を経由してエレクトロメータ１４の
入力ボートに接続されている。第１の電荷転送チャンネ
ル上にある連続する蓄積および転送ゲート電極は２相ク
ロックされて電荷パケットを左へ転送する。第２の電荷
転送チャンネル上にある連続する蓄積および転送ゲート
電極は２相クロックされて電荷パケットを右へ転送する
。
にアシ、またゲート電１ｉｊｉ５０の左の図示されてい
ない別のゲート電極の下にある。第２の電荷転送チャン
ネルは、ゲート電極５１の左にある図示されていない池
のゲート電極群の下にあり、またゲート電極５１−６６
の下にある。この第２の電荷転送チャンネルの出力ポー
トは蓄積ゲート電極６６にあシ、また直接にあるいは固
定遅延ＣＣＤ遅延線を経由してエレクトロメータ１４の
入力ボートに接続されている。第１の電荷転送チャンネ
ル上にある連続する蓄積および転送ゲート電極は２相ク
ロックされて電荷パケットを左へ転送する。第２の電荷
転送チャンネル上にある連続する蓄積および転送ゲート
電極は２相クロックされて電荷パケットを右へ転送する
。
第１の電荷転送チャンネル上にあるゲート電極４０−５
０等に連続的に２相りロック信号を供給することは通常
のやシ方である。第２の電荷転送チャンネル上にあるゲ
ート電ＦＭ（５１−６２を含む）には新規な方法で２相
りロック信号が供給される。この方法によれば、第８図
の可変長さＣＣＤ遅延線の入力ポートと出力ポートとの
間の遅延長さを調節するために各走査線の異った点にお
いて電荷パケットが第１の電荷転送チャンネルから第２
の電荷転送チャンネルへそらされる。
０等に連続的に２相りロック信号を供給することは通常
のやシ方である。第２の電荷転送チャンネル上にあるゲ
ート電ＦＭ（５１−６２を含む）には新規な方法で２相
りロック信号が供給される。この方法によれば、第８図
の可変長さＣＣＤ遅延線の入力ポートと出力ポートとの
間の遅延長さを調節するために各走査線の異った点にお
いて電荷パケットが第１の電荷転送チャンネルから第２
の電荷転送チャンネルへそらされる。
これを実行するためのクロッキング構成は、負荷として
アース電位ＧＮにバイアスされた幾つかの定電流ｎチャ
ンネル電界効果トランジスタ７１−７６等を含んでいる
。これらの負荷は、第２の電荷転送チャンネル上にある
蓄積ゲート電極、転送ゲート電極の各点に供給される電
圧を、これらのゲート電極対に他の電位を供給すること
なくアース電位ＯＮに引下げる傾向がある。
アース電位ＧＮにバイアスされた幾つかの定電流ｎチャ
ンネル電界効果トランジスタ７１−７６等を含んでいる
。これらの負荷は、第２の電荷転送チャンネル上にある
蓄積ゲート電極、転送ゲート電極の各点に供給される電
圧を、これらのゲート電極対に他の電位を供給すること
なくアース電位ＯＮに引下げる傾向がある。
共通ゲート増幅器として接続されたＰチャンネル電界効
果トランジスタ８１．８３．８５等のソース電極にφ１
が供給され、それらのドレン電極が接続されているＣＣ
Ｄゲート電極をφ１の正方向の振れにクランプする。共
通ゲート増幅器として接続されたＰチャンネル電界効果
トランジスタ８２．８４．８６等のソース電極にはφ２
が供給され、それらのドレン電極が接続されているＣＣ
Ｄゲート電極をφ２の正方向の振れにクランプする。従
って、φ、およびφ２クロック電圧は、第１の電荷転送
チャンネルからの電荷転送点を除いて第２の電荷転送チ
ャンネル上にあるゲート電［ｉ５ｘ −６２に供給され
る。
果トランジスタ８１．８３．８５等のソース電極にφ１
が供給され、それらのドレン電極が接続されているＣＣ
Ｄゲート電極をφ１の正方向の振れにクランプする。共
通ゲート増幅器として接続されたＰチャンネル電界効果
トランジスタ８２．８４．８６等のソース電極にはφ２
が供給され、それらのドレン電極が接続されているＣＣ
Ｄゲート電極をφ２の正方向の振れにクランプする。従
って、φ、およびφ２クロック電圧は、第１の電荷転送
チャンネルからの電荷転送点を除いて第２の電荷転送チ
ャンネル上にあるゲート電［ｉ５ｘ −６２に供給され
る。
線周波数クロック１００は、相対的に小さな正の＠ｌ”
出力状態をデジタル・シフトレジスタ１０５の連続する
信号転送段中で左から右へ進め、それ以外のときは相対
的に正の“０”状態を蓄積する。
出力状態をデジタル・シフトレジスタ１０５の連続する
信号転送段中で左から右へ進め、それ以外のときは相対
的に正の“０”状態を蓄積する。
デジタル・シフトレジスタ１０５は例えばＣＣＤ構成で
よい。第６図のＣＣＤイメージヤのイメージ・レジスタ
ｌＯが、ＣＣＤシフトレジスタ１３の最後の電荷転送段
を、読出されるべき最初の行でサイド・ローディングし
、ＣＣＤシフトレジヌタ１３の最後から２番目の電荷転
送段を読出されるべき第２の行でサイド・ローテ゛イン
グし、これを続けることにより開始されて一行毎に読出
されると仮定すると、デジタル・シフトレジスター０５
の出力に沿う１”出力状態の伝播は左から右へ行なわれ
る。
よい。第６図のＣＣＤイメージヤのイメージ・レジスタ
ｌＯが、ＣＣＤシフトレジスタ１３の最後の電荷転送段
を、読出されるべき最初の行でサイド・ローディングし
、ＣＣＤシフトレジヌタ１３の最後から２番目の電荷転
送段を読出されるべき第２の行でサイド・ローテ゛イン
グし、これを続けることにより開始されて一行毎に読出
されると仮定すると、デジタル・シフトレジスター０５
の出力に沿う１”出力状態の伝播は左から右へ行なわれ
る。
イメージレジスター０の最後から数えて６番目の行が読
出される動作を考えると、デジタル・シフトレジスター
０５の出力１１６は、当該シフトレジスタの出力のうち
で相対的に小さな正の１１”出力状態にある唯一の出力
である。これによりＰチャンネルＦＥＴ９６を、そのソ
ース電極およびＰチャンネルＦＥＴ９ｌ−９６等の他の
もの！１つおきのもののソース電極に゛供給されるクロ
ック電圧φ ′が正方向に振れるときに導通状態にする
。これらのＰチャンネルＰＥＴのゲート電極はデジタル
・シフトレジスター０５の出力ｌ１ｌ−１１６等に接続
されていて相対的によシ正の“０”出力電圧が供給され
る。これらの電圧はこれらのＦＥＴを非導通状態にし、
それらのドレン電極がそれぞれ接続されているＣＣＤゲ
ート電極に与えられるφ１およびφ２電位を変化させな
い。φ２１およびφ２は相対的に負の振れをもっておシ
、その相対的に正の振れは同じ位相にある。導通状態に
バイアスされたＦＥＴ９６のドレン電極からＣＣＤゲー
ト電ｌ！ｉ５１および５２に供給されたクロック電圧φ
２１の正の振れはφ２の正方向の振れよりも実質的によ
り正である。そのため、φ２クロック電圧がよシ正にな
ると、第１の電荷転送チャンネル中の蓄積ゲート電ＦＪ
ｉｉ５ｏの下に転送された電荷パケットは、第１の電荷
転送チャンネルを伝播し続けるのではなく第２の電荷転
送チャンネル中の実質的によシ正の蓄積ゲート電極５２
の下に転送される。
出される動作を考えると、デジタル・シフトレジスター
０５の出力１１６は、当該シフトレジスタの出力のうち
で相対的に小さな正の１１”出力状態にある唯一の出力
である。これによりＰチャンネルＦＥＴ９６を、そのソ
ース電極およびＰチャンネルＦＥＴ９ｌ−９６等の他の
もの！１つおきのもののソース電極に゛供給されるクロ
ック電圧φ ′が正方向に振れるときに導通状態にする
。これらのＰチャンネルＰＥＴのゲート電極はデジタル
・シフトレジスター０５の出力ｌ１ｌ−１１６等に接続
されていて相対的によシ正の“０”出力電圧が供給され
る。これらの電圧はこれらのＦＥＴを非導通状態にし、
それらのドレン電極がそれぞれ接続されているＣＣＤゲ
ート電極に与えられるφ１およびφ２電位を変化させな
い。φ２１およびφ２は相対的に負の振れをもっておシ
、その相対的に正の振れは同じ位相にある。導通状態に
バイアスされたＦＥＴ９６のドレン電極からＣＣＤゲー
ト電ｌ！ｉ５１および５２に供給されたクロック電圧φ
２１の正の振れはφ２の正方向の振れよりも実質的によ
り正である。そのため、φ２クロック電圧がよシ正にな
ると、第１の電荷転送チャンネル中の蓄積ゲート電ＦＪ
ｉｉ５ｏの下に転送された電荷パケットは、第１の電荷
転送チャンネルを伝播し続けるのではなく第２の電荷転
送チャンネル中の実質的によシ正の蓄積ゲート電極５２
の下に転送される。
ＣＣＤシフトレジスタ１３の最後の行から数えて５番目
の行が読出される次の走査線の期間中の動作を考える。
の行が読出される次の走査線の期間中の動作を考える。
第８図の可変長さＣＣＤ遅延線を通る遅延は１電荷転送
段だけ短縮されている。デジタル・シフトレジスタｌＯ
５の出力１１５は、出力１１１−１１６等のうちの相対
的に小さな正の１１′出力電圧状態にある唯ｌりの出力
である。Ｐチャンネ／ｌ／ Ｆ Ｅ Ｔ９１−９６等の
ゲート電極のそれぞれに供給されるこれらの出力電圧は
、ゲート電極に小さな正の′１”出力電圧が供給される
ＦＥＴ９５を除いて池のＦＥＴ９ｌ−９４，９６を非導
通状態にする。
段だけ短縮されている。デジタル・シフトレジスタｌＯ
５の出力１１５は、出力１１１−１１６等のうちの相対
的に小さな正の１１′出力電圧状態にある唯ｌりの出力
である。Ｐチャンネ／ｌ／ Ｆ Ｅ Ｔ９１−９６等の
ゲート電極のそれぞれに供給されるこれらの出力電圧は
、ゲート電極に小さな正の′１”出力電圧が供給される
ＦＥＴ９５を除いて池のＦＥＴ９ｌ−９４，９６を非導
通状態にする。
ＦＥＴ９５４’を導通してＰチャンネ／ｌ／ＦＥＴ９ｘ
−９６等の１つおきのもののソース電極に供給された電
圧φ１／をＣＣＤゲート電極５３および５４に供給する
。
−９６等の１つおきのもののソース電極に供給された電
圧φ１／をＣＣＤゲート電極５３および５４に供給する
。
φ、ｌおよびφ１は相対的に負の振れを有し、その相対
的に正の振れは同相にある。クロック電圧φ、／の正の
振れはクロック電圧φ１の正の振れよりも実質的によシ
正である。蓄積ゲート４６の下から蓄積ゲート４８の下
へ電荷パケットを転送するために、ＣＣＤゲート電極４
７および４８に供給されるφ１がＣＣＤゲート電極４５
および４６に供給されるφ２よりもよシ正になると、Ｃ
ＣＤゲート電極５３および５４に供給されるよシ正のφ
、ｌの電圧は電荷パケットを蓄積ゲート電極５４の下へ
連続して転送させる。すなわち、電荷パケットはゲート
電極４０−５０の下の第１の電荷転送チャンネルからゲ
ート電極５１−６６の下の第２の電荷転送チャンネルへ
転送される。
的に正の振れは同相にある。クロック電圧φ、／の正の
振れはクロック電圧φ１の正の振れよりも実質的によシ
正である。蓄積ゲート４６の下から蓄積ゲート４８の下
へ電荷パケットを転送するために、ＣＣＤゲート電極４
７および４８に供給されるφ１がＣＣＤゲート電極４５
および４６に供給されるφ２よりもよシ正になると、Ｃ
ＣＤゲート電極５３および５４に供給されるよシ正のφ
、ｌの電圧は電荷パケットを蓄積ゲート電極５４の下へ
連続して転送させる。すなわち、電荷パケットはゲート
電極４０−５０の下の第１の電荷転送チャンネルからゲ
ート電極５１−６６の下の第２の電荷転送チャンネルへ
転送される。
ＣＣＤシフトレジヌタ１３の最後の行から数えて４番目
が読出されている時は、相対的によシ小さい正の１＋
１ ＩＩ状態はデジタル・シフトレジスタ１０５中を出
力１１４にシフトされる。ＦＥＴ９４は導通状態になっ
てφ２／をＣＣＤゲート電極５５および５６に供給する
。第１および第２の電荷転送チャンネル間の電荷の転送
は、第８図のＣＣＤ遅延線の他の段の長さを短縮するた
めに蓄積ゲート電極４６および５６の下の位置の間で行
なわれる。
が読出されている時は、相対的によシ小さい正の１＋
１ ＩＩ状態はデジタル・シフトレジスタ１０５中を出
力１１４にシフトされる。ＦＥＴ９４は導通状態になっ
てφ２／をＣＣＤゲート電極５５および５６に供給する
。第１および第２の電荷転送チャンネル間の電荷の転送
は、第８図のＣＣＤ遅延線の他の段の長さを短縮するた
めに蓄積ゲート電極４６および５６の下の位置の間で行
なわれる。
ＣＣＤシフトレジスタ１３の最後の行から数えて３番目
が読出されているとき、相対的に小さな正Ｏ’ｌ’状態
はデジタル・シフトレジスタ１０５中を出力１１３にシ
フトされる。ＦＥＴ９３が導通状態になってφ１／がＣ
ＣＤゲート電極５７および５８に供給される。第１の電
荷転送チャンネルとＭ２の電荷転送チャンネルとの間の
電荷の転送は、第８図のＣＣＤ遅延線の他の段の長さを
短縮するために蓄積ゲート電極４４の下の位置と蓄積ゲ
ート電４１ａａの下の位置との間で行なわれる。
が読出されているとき、相対的に小さな正Ｏ’ｌ’状態
はデジタル・シフトレジスタ１０５中を出力１１３にシ
フトされる。ＦＥＴ９３が導通状態になってφ１／がＣ
ＣＤゲート電極５７および５８に供給される。第１の電
荷転送チャンネルとＭ２の電荷転送チャンネルとの間の
電荷の転送は、第８図のＣＣＤ遅延線の他の段の長さを
短縮するために蓄積ゲート電極４４の下の位置と蓄積ゲ
ート電４１ａａの下の位置との間で行なわれる。
ＣＣＤシフトレジスタ１３の最後の行から数えて２番目
が読出されているときは、相対的に小さな正の“１１状
態はデジタル・シフトレジスタ１０５中を出力１１２ヘ
シフトされる。ＦＥＴ９２が導通状態になり、φ２１は
ＣＣＤゲート電極５９および６０に供給される。第１の
電荷転送チャンネルと第２の電荷転送チャンネルとの間
の電荷の転送は、第８図の遅延線の他の段の長さを短縮
するために、蓄積ゲート電極４２の下の位置と蓄積ゲー
ト電極６０の下の位置との間で行なわれる。
が読出されているときは、相対的に小さな正の“１１状
態はデジタル・シフトレジスタ１０５中を出力１１２ヘ
シフトされる。ＦＥＴ９２が導通状態になり、φ２１は
ＣＣＤゲート電極５９および６０に供給される。第１の
電荷転送チャンネルと第２の電荷転送チャンネルとの間
の電荷の転送は、第８図の遅延線の他の段の長さを短縮
するために、蓄積ゲート電極４２の下の位置と蓄積ゲー
ト電極６０の下の位置との間で行なわれる。
ＣＣＤシフトレジスタ１３の最後の行が読出されるとき
、相対的に小さな正の１１′状態はデジタル・シフトレ
ジスタ１０５中を出力１１１ヘシフトされる。ＦＦ２Ｔ
９１が導通状態になシ、φ１がＣＣＤゲート電極６１お
よび６２に供給される。第１の電荷転送チャンネルと第
２の電荷転送チャンネルとの間の電荷の転送は、ＣＣＤ
遅延線の他の段の長さを短縮するために蓄積ゲート電極
４０の下の位置と蓄債ゲート電Ｗｉ６２の下の位置との
間で行なわれる。
、相対的に小さな正の１１′状態はデジタル・シフトレ
ジスタ１０５中を出力１１１ヘシフトされる。ＦＦ２Ｔ
９１が導通状態になシ、φ１がＣＣＤゲート電極６１お
よび６２に供給される。第１の電荷転送チャンネルと第
２の電荷転送チャンネルとの間の電荷の転送は、ＣＣＤ
遅延線の他の段の長さを短縮するために蓄積ゲート電極
４０の下の位置と蓄債ゲート電Ｗｉ６２の下の位置との
間で行なわれる。
第１図はイメージレジスタ中の電荷転送チャンネルの並
列出力ポートの各々をその出力電荷感知段の入力ポート
に接続するだめの出力レジスタとしてサイド・ロード型
ＣＣＤレジスタを使用したライン転送形式の従来のＣＣ
Ｄイメージヤのブロック図、 第２図は出力レジスタ回路中のＣＣＤシフトレジスタが
後続する電荷ファンネルが使用されておシ、この発明で
はこのシフトレジスタがイメージレジスタと出力電荷感
知段との間に充分の遅延を導入して、ＣＣＤイメージヤ
出力信号から発生されたビデオ信号の線走査部分からの
イメージレジスタのライン選択アーティファクトを除去
したライン転送形式のＣＣＤイメージヤのブロック図、
第３図は出力レジスタ回路中に複数の電荷ファンネルを
使用し、この発明を実施したライン転送形式のＣＣＤイ
メージヤのブロック図、第４図は電荷ファンネルを使用
しこの発明を使用していないライン転送形式のＣＣＤイ
メージヤのタイミング図、 第５図は第２図のライン転送ＣＣＤイメージヤのタイミ
ング図、 第６図は出力レジスタ回路が、可変遅延ＣＣＤレジスタ
が後続するサイド・ロード型、ＣＣＤレジスタを使用し
ておシ且つこの発明を使用したライン転送形式のＣＣＤ
イメージヤのブロック図、第７図は第６図のライン転送
形式のＣＣＤイメージヤのタイミング図、 第８図は第６図のＣＣＤイメージヤ中で使用するのに適
した可変長さＣＣＤ遅延線の一部の概略図である。 １０・・・イメージレジスタ、１１・・・ライン選択器
、１４・・・エレクトロメータ（電荷感知段）、１５．
３３．３４・・・電荷ファンネル、１６．３５．３６・
・・出力レジスタ、４０．４２．４４・・・５０・・・
第１の蓄積ゲート電極、５２．５４．５６・・・ ・
・・第２の蓄積ゲート電極、４１．４３．４５・・・４
９・・・ＣＣＤゲート電極、５１．５３・・・ ・・
・ＣＣＤゲート電極、９１−９５・１ＦＦＪＴ、１０５
・・・デジタル・シフトレジスタ。
列出力ポートの各々をその出力電荷感知段の入力ポート
に接続するだめの出力レジスタとしてサイド・ロード型
ＣＣＤレジスタを使用したライン転送形式の従来のＣＣ
Ｄイメージヤのブロック図、 第２図は出力レジスタ回路中のＣＣＤシフトレジスタが
後続する電荷ファンネルが使用されておシ、この発明で
はこのシフトレジスタがイメージレジスタと出力電荷感
知段との間に充分の遅延を導入して、ＣＣＤイメージヤ
出力信号から発生されたビデオ信号の線走査部分からの
イメージレジスタのライン選択アーティファクトを除去
したライン転送形式のＣＣＤイメージヤのブロック図、
第３図は出力レジスタ回路中に複数の電荷ファンネルを
使用し、この発明を実施したライン転送形式のＣＣＤイ
メージヤのブロック図、第４図は電荷ファンネルを使用
しこの発明を使用していないライン転送形式のＣＣＤイ
メージヤのタイミング図、 第５図は第２図のライン転送ＣＣＤイメージヤのタイミ
ング図、 第６図は出力レジスタ回路が、可変遅延ＣＣＤレジスタ
が後続するサイド・ロード型、ＣＣＤレジスタを使用し
ておシ且つこの発明を使用したライン転送形式のＣＣＤ
イメージヤのブロック図、第７図は第６図のライン転送
形式のＣＣＤイメージヤのタイミング図、 第８図は第６図のＣＣＤイメージヤ中で使用するのに適
した可変長さＣＣＤ遅延線の一部の概略図である。 １０・・・イメージレジスタ、１１・・・ライン選択器
、１４・・・エレクトロメータ（電荷感知段）、１５．
３３．３４・・・電荷ファンネル、１６．３５．３６・
・・出力レジスタ、４０．４２．４４・・・５０・・・
第１の蓄積ゲート電極、５２．５４．５６・・・ ・
・・第２の蓄積ゲート電極、４１．４３．４５・・・４
９・・・ＣＣＤゲート電極、５１．５３・・・ ・・
・ＣＣＤゲート電極、９１−９５・１ＦＦＪＴ、１０５
・・・デジタル・シフトレジスタ。
Claims (3)
- （１）線リトレース期間に関連する空間帯域よりも広く
はない空間帯域を線走査の方向と垂直に時間領域内にお
いて特定する線走査期間のくり返し部分においてライン
選択アーテイフアクトを生じさせる段階と、 イメージレジスタと出力電荷感知段との間の時間遅延を
増大させて、ライン選択アーテイフアクトが生ずる上記
空間帯域を、上記ＣＣＤイメージヤの出力電荷感知段か
ら供給されたビデオサンプル中の線リトレース期間によ
つて特定された時間領域のその部分内にある対応する時
間領域の部分内に位置させる段階と、からなるライン転
送形式のＣＣＤイメージヤの出力電荷感知段から供給さ
れたビデオ・サンプルに基づくビデオ信号において、Ｃ
ＣＤイメージヤの基体への共有容量を介してＣＣＤイメ
ージヤの出力電荷感知段に静電的に結合するイメージレ
ジスタ中のライン選択に起因するアーテイフアクトを抑
制する方法。 - （２）各々出力ポートを有する幾つかの並列に配列され
た電荷転送チャンネルであつて、この並列に配列された
電荷転送チャンネル上に入射する輻射エネルギ像の各素
子を表わす電荷パケットを蓄積するための一連の電荷転
送段からなる上記電荷転送チャンネルを具えたイメージ
レジスタと、上記イメージレジスタ中の電荷転送チャン
ネルの選択されたもの（選択は予め定められた線走査パ
ターンに従つて行なわれる）に順方向クロック信号を供
給する手段と、 入力ポートと、この入力ポートで受信した電荷パケット
の振幅を表わすビデオ信号サンプルを供給するための出
力ポートとを有する電荷感知段と、 各電荷チャンネル出力ポートを上記電荷感知段入力ポー
トに結合するための出力レジスタを含む手段と、からな
り、 上記出力レジスタは上記電荷感知段の入力ポートへの各
電荷パケットに、全線期間の正逓倍の期間と線リトレー
ス期間だけ増大されたその逓倍期間との間の範囲内の期
間だけ遅延を与える、ライン転送形式のＣＣＤイメージ
ヤ。 - （３）それぞれ第１の方向と、この第１の方向と反対の
第２の方向に電荷パケットを転送するための並列に配置
された第１および第２の電荷転送チャンネルと、 上記第１の電荷転送チャンネルを横切る第１の一連の蓄
積ゲート電極であつて、その１つおきのものの下に蓄積
井戸を誘導する２相クロック電圧が供給される上記第１
の蓄積ゲート電極と、上記第２の電荷転送チャンネルを
横切る第２の一連の蓄積ゲート電極であつて、これらの
蓄積ゲート電極の１つおきのものの下に、上記第１の一
連の蓄積ゲート電極の１つおきのものの下に誘導された
蓄積井戸と並列に電位ウェルを誘導する２相クロック電
圧が供給される上記第２の蓄積ゲート電極と、 上記第１の一連の蓄積ゲート電極の各対間の各エネルギ
障壁から第１の方向に後続する蓄積ゲート電極の下の電
位エネルギ・レベルに対してそれぞれ上記各エネルギ障
壁を形成する手段と、（ａ）上記第２の一連の蓄積ゲー
ト電極の各対間の各エネルギ障壁から第２の方向に後続
する蓄積ゲート電極の下の電位エネルギ・レベルに対し
てそれぞれ上記第２の一連の蓄積ゲート電極の各対間お
よび、（ｂ）上記第２の一連の蓄積ゲート電極の各対間
のエネルギ障壁から第２の方向に後続する蓄積ゲート電
極と、並列的に配置された上記第１の一連の蓄積ゲート
電極との間にそれぞれ電位エネルギ障壁を形成する手段
と、 上記第１の一連の蓄積ゲート電極の最初のものの下に電
荷パケットを導入する手段と、 上記第２の一連の蓄積ゲート電極の最後のものの下から
電荷パケットを転送するための手段と、可変長さ遅延線
の長さを制御するために上記第２の一連の蓄積ゲート電
極の選択されたものに供給される電位を増大させる手段
と、 からなる可変長さＣＣＤ遅延線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/688,982 US4607286A (en) | 1985-01-04 | 1985-01-04 | Removal of line selection artifacts from trace portions of line transfer CCD imager video output signals |
| US688982 | 1985-01-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163777A true JPS61163777A (ja) | 1986-07-24 |
| JPH0426592B2 JPH0426592B2 (ja) | 1992-05-07 |
Family
ID=24766597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299830A Granted JPS61163777A (ja) | 1985-01-04 | 1985-12-27 | Ｃｃｄイメージャ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4607286A (ja) |
| JP (1) | JPS61163777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027917A (en) * | 1989-07-28 | 1991-07-02 | Mazda Motor Corporation | Power-steering system |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793704B2 (ja) * | 1985-07-19 | 1995-10-09 | 株式会社日立製作所 | 固体撮像装置 |
| US4679090A (en) * | 1986-01-23 | 1987-07-07 | Rca Corporation | CCD circuitry for line-sequential read out of a photosensor array |
| JPS62230270A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 固体撮像装置 |
| US4686574A (en) * | 1986-04-04 | 1987-08-11 | Rca Corporation | Line-sequential read out of a phototsensor array via a CCD shift register clocked at a multiple of pixel scan rate |
| US6392260B1 (en) | 1999-04-29 | 2002-05-21 | Dalsa, Inc. | Architecture for a tapped CCD array |
| US7106385B1 (en) * | 1999-12-16 | 2006-09-12 | Thomson Licensing | Apparatus and method for reducing the visual effects of artifacts present in a line scanned video display |
| CN117876279B (zh) * | 2024-03-11 | 2024-05-28 | 浙江荷湖科技有限公司 | 基于扫描光场序列图像的去除运动伪影方法及*** |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7311429A (nl) * | 1973-08-20 | 1975-02-24 | Philips Nv | Opneeminrichting uitgevoerd met informatie- opneemplaatsen in een halfgeleiderlichaam. |
| US3995107A (en) * | 1974-05-08 | 1976-11-30 | Rca Corporation | Charge coupled parallel-to-serial converter for scene scanning and display |
| NL7503049A (nl) * | 1975-03-14 | 1976-09-16 | Philips Corp | Inrichting voor het kompenseren van signaal- uitvallen in een hoekgemoduleerd signaal. |
| FR2520910B1 (fr) * | 1982-02-04 | 1987-07-10 | Victor Company Of Japan | Dispositif a memoire video |
| US4577232A (en) * | 1984-08-31 | 1986-03-18 | Texas Instruments Incorporated | Line addressed charge coupled imager |
-
1985
- 1985-01-04 US US06/688,982 patent/US4607286A/en not_active Expired - Lifetime
- 1985-12-27 JP JP60299830A patent/JPS61163777A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027917A (en) * | 1989-07-28 | 1991-07-02 | Mazda Motor Corporation | Power-steering system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426592B2 (ja) | 1992-05-07 |
| US4607286A (en) | 1986-08-19 |
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