JPH01269142A - 計算機システム - Google Patents
計算機システムInfo
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- JPH01269142A JPH01269142A JP63097500A JP9750088A JPH01269142A JP H01269142 A JPH01269142 A JP H01269142A JP 63097500 A JP63097500 A JP 63097500A JP 9750088 A JP9750088 A JP 9750088A JP H01269142 A JPH01269142 A JP H01269142A
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- JP
- Japan
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- data
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- address
- processor
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- 230000015654 memory Effects 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムのバッファ記憶制御方式に係り
、特に、ストア・イン方式のバッファ記憶を複数有する
マルチプロセッサシステムにおいて、バッファ記憶間の
データ転送に好適なバッファ記憶制御方式に関する。
、特に、ストア・イン方式のバッファ記憶を複数有する
マルチプロセッサシステムにおいて、バッファ記憶間の
データ転送に好適なバッファ記憶制御方式に関する。
一般に計算機システムでは高速バッファ記憶(以下、B
Sと称す)を備え、主記憶(以下、MSと称す)内の使
用頻度の高いデータをBSに格納し、該BSを参照して
目的のデータを得ることにより、MSの実効的アクセス
時間を短縮し、プロセッサの処理能力の向上を図ってい
る。ストア・イン方式は、ストア要求時、該当ブロック
がBSにあると、BS上の該当ブロックのデータを書き
替え、そのブロックがリプレースの対象になったときに
MSに戻す方式である。
Sと称す)を備え、主記憶(以下、MSと称す)内の使
用頻度の高いデータをBSに格納し、該BSを参照して
目的のデータを得ることにより、MSの実効的アクセス
時間を短縮し、プロセッサの処理能力の向上を図ってい
る。ストア・イン方式は、ストア要求時、該当ブロック
がBSにあると、BS上の該当ブロックのデータを書き
替え、そのブロックがリプレースの対象になったときに
MSに戻す方式である。
従来、このストア・イン方式のBSを複数有するマルチ
プロセッサシステムにおいては、BS間の一致制御を行
うため、BS上での一連のデータの取扱い単位であるブ
ロックのアドレスをやりとりし、BS間のデータ転送を
行っている。即ち、あるBS上に所要データが存在しな
い場合、当該ブロックアドレスを他BSに送出し、当該
ブロックが他BS上に存在するか否かを判定する。そし
て、他BS上に当該ブロックが存在し、かつ、書き替え
られてMSの内容と不一致になっている場合には、当該
ブロックのデータを要求元のBSに転送し、格納するこ
とになる。なお、この種のバッファ記憶制御方式として
関連するものには、例えば特開昭61−290550号
公報が挙げられる。
プロセッサシステムにおいては、BS間の一致制御を行
うため、BS上での一連のデータの取扱い単位であるブ
ロックのアドレスをやりとりし、BS間のデータ転送を
行っている。即ち、あるBS上に所要データが存在しな
い場合、当該ブロックアドレスを他BSに送出し、当該
ブロックが他BS上に存在するか否かを判定する。そし
て、他BS上に当該ブロックが存在し、かつ、書き替え
られてMSの内容と不一致になっている場合には、当該
ブロックのデータを要求元のBSに転送し、格納するこ
とになる。なお、この種のバッファ記憶制御方式として
関連するものには、例えば特開昭61−290550号
公報が挙げられる。
上記従来技術は、BS間でのブロック単位のデータ転送
を行う場合、ブロック内のデータ転送順序について配慮
されておらず、ブロック内の先頭データから転送するこ
とになり、プロセッサが必要としているデータがブロッ
クの後部に存在する場合、要求元のBSからプロセッサ
への所要データの送出が遅れると5いう問題があった。
を行う場合、ブロック内のデータ転送順序について配慮
されておらず、ブロック内の先頭データから転送するこ
とになり、プロセッサが必要としているデータがブロッ
クの後部に存在する場合、要求元のBSからプロセッサ
への所要データの送出が遅れると5いう問題があった。
本発明の目的は、ストア・イン方式のBSを複数有する
マルチプロセッサシステムにおいて、BS間でのデータ
転送を効率よく行って、要求元のプロセッサに対する所
要データの送出が遅れるのを防止することにある。
マルチプロセッサシステムにおいて、BS間でのデータ
転送を効率よく行って、要求元のプロセッサに対する所
要データの送出が遅れるのを防止することにある。
本発明のバッファ記憶制御方式においては、プロセッサ
のIJJT要データが当該BS上に存在しないとき、当
該データを含むブロックのアドレスと共にブロック内の
アドレス紛他BSに送出し、他BSでは、当該ブロック
が存在し、かつ、それが書き替えられてMSの内容と不
一致になっている場合、当該ブロックアドレスにより、
ブロック内のいづれのデータがプロセッサで必要かを判
定し、当該必要データを優先して転送すると共に、ブロ
ック内のいづれのデータを送出しているかを示す情報を
送り返すものである。
のIJJT要データが当該BS上に存在しないとき、当
該データを含むブロックのアドレスと共にブロック内の
アドレス紛他BSに送出し、他BSでは、当該ブロック
が存在し、かつ、それが書き替えられてMSの内容と不
一致になっている場合、当該ブロックアドレスにより、
ブロック内のいづれのデータがプロセッサで必要かを判
定し、当該必要データを優先して転送すると共に、ブロ
ック内のいづれのデータを送出しているかを示す情報を
送り返すものである。
プロセッサよりアクセス要求のあったBSは。
自BS内に当該データが存在するが否かを判定し。
存在しない場合、当該アクセスアドレスの全てを他BS
に送出する。他BSでは、送られてきたアクセスアドレ
スの内、ブロックアドレスを用いて所要ブロックの有無
と、存在する場合には、当該ブロックの書き替えが行わ
れたか否かを判定する。
に送出する。他BSでは、送られてきたアクセスアドレ
スの内、ブロックアドレスを用いて所要ブロックの有無
と、存在する場合には、当該ブロックの書き替えが行わ
れたか否かを判定する。
そして、書き替えが行われている場合には、要求元BS
より送出されたアドレスよりBSを読出し。
より送出されたアドレスよりBSを読出し。
当該アドレスの内、ブロック内アドレスを順次、BSの
読出し幅に従い、カウンタ・アップする。
読出し幅に従い、カウンタ・アップする。
この時、桁あふれは無視する。BSより読出したデータ
は要求元へ送出すると共に、ブロック内アドレス情報も
送出する。要求元BSでは、当該ブロック内アドレスに
より、自BSへの書込みアドレスの生成と、プロセッサ
へ転送すべきデータか否かの判定を行う。
は要求元へ送出すると共に、ブロック内アドレス情報も
送出する。要求元BSでは、当該ブロック内アドレスに
より、自BSへの書込みアドレスの生成と、プロセッサ
へ転送すべきデータか否かの判定を行う。
これにより、プロセッサへ所要データを優先して送出す
ることができる。なお、他BSではデータと共に、ブロ
ック内アドレスを転送することにより、要求元BSでは
データの格納、プロセッサへのデータの送出が、何らの
支障もなく達成でき、誤動作することはない。
ることができる。なお、他BSではデータと共に、ブロ
ック内アドレスを転送することにより、要求元BSでは
データの格納、プロセッサへのデータの送出が、何らの
支障もなく達成でき、誤動作することはない。
以下、本発明の一実施例を図面を用いて説明する。なお
、以下の実施例では、説明の便宜上、BSは2つとする
。
、以下の実施例では、説明の便宜上、BSは2つとする
。
第1図は本発明の一実施例のシステム構成図を示す、第
1図において、MSlolには、B5201を有するバ
ッファ制御装置102と、B5202を有するバッファ
制御装置103が接続される。B5201及び202は
ストア・イン方式により制御される。バッファ制御装置
102には命令を解読、実行するプロセッサ104が、
バッファ制御装置103には、同じくプロセッサ105
が接続される。
1図において、MSlolには、B5201を有するバ
ッファ制御装置102と、B5202を有するバッファ
制御装置103が接続される。B5201及び202は
ストア・イン方式により制御される。バッファ制御装置
102には命令を解読、実行するプロセッサ104が、
バッファ制御装置103には、同じくプロセッサ105
が接続される。
今、プロセッサ104が必要な命令あるいはオペランド
(以下、合わせてデータと略す)をバッファ制御装置1
02に要求したとする。当該要求は、主記憶101上の
データアドレスにより指示される。バッファ制御表[1
1102では、当該アドレスを使用して、要求されたデ
ータがB5201に存在するか否かの判定を行う。B5
201に存在すれば、当該B5201より所要データを
読出してプロセッサ104に送出する。B5201に存
在しない場合、バッファ制御装置102はMSlolに
所要データを含むブロックの転送要求を行うと共に、他
バッファ制御装置103にBSの一致制御要求を発行す
る。この時、バッファ制御装置102は、プロセッサ1
04より送出された所要データを含むブロックのアドレ
スと共に所要データのブロック内アドレスを合わせて送
出する。
(以下、合わせてデータと略す)をバッファ制御装置1
02に要求したとする。当該要求は、主記憶101上の
データアドレスにより指示される。バッファ制御表[1
1102では、当該アドレスを使用して、要求されたデ
ータがB5201に存在するか否かの判定を行う。B5
201に存在すれば、当該B5201より所要データを
読出してプロセッサ104に送出する。B5201に存
在しない場合、バッファ制御装置102はMSlolに
所要データを含むブロックの転送要求を行うと共に、他
バッファ制御装置103にBSの一致制御要求を発行す
る。この時、バッファ制御装置102は、プロセッサ1
04より送出された所要データを含むブロックのアドレ
スと共に所要データのブロック内アドレスを合わせて送
出する。
こ\で、当該ブロックがB5202に存在しないか、あ
るいは存在しても書き替えが行われておらず、MS 1
01の内容と一致している場合、バッファ記憶制御装置
102がMSlolより当該ブロックをB5201に取
込み、さらに所要データをプロセッサ104に送出する
ことは従来と同様であるので、このケースの説明は省鴫
する。
るいは存在しても書き替えが行われておらず、MS 1
01の内容と一致している場合、バッファ記憶制御装置
102がMSlolより当該ブロックをB5201に取
込み、さらに所要データをプロセッサ104に送出する
ことは従来と同様であるので、このケースの説明は省鴫
する。
さて、当該ブロックがB5202に存在し、かつ、その
内容の書き替えが行われ、MSIOIの内容と不一致と
なっている場合、バッファ制御装置!!103はB52
02内の当該ブロックをB5201に送出する必要があ
る1本発明は、このブロック転送を効率的に行うもので
ある0本発明方式について、以下、第2図〜第4図を用
いて説明する。なお、以下の説明では、BSの1ブロツ
クを32バイトとし、BSから1回に読出せるデータ幅
は8バイトとする。又、プロセッサよりバッファ制御装
置には8バイト単位でデータを要求するものとする。さ
らに、MS−BS間、B5−B5間、BS−プロセッサ
間の1回のデータ転送単位も8バイトとする。
内容の書き替えが行われ、MSIOIの内容と不一致と
なっている場合、バッファ制御装置!!103はB52
02内の当該ブロックをB5201に送出する必要があ
る1本発明は、このブロック転送を効率的に行うもので
ある0本発明方式について、以下、第2図〜第4図を用
いて説明する。なお、以下の説明では、BSの1ブロツ
クを32バイトとし、BSから1回に読出せるデータ幅
は8バイトとする。又、プロセッサよりバッファ制御装
置には8バイト単位でデータを要求するものとする。さ
らに、MS−BS間、B5−B5間、BS−プロセッサ
間の1回のデータ転送単位も8バイトとする。
第2図は、第1図におけるバッファ制御装置1103の
詳細構成図であり、特にプロセッサ104より要求され
たデータがB5201に存在せず、バッファ制御装置1
02より一致制御要求が発行された場合の動作を説明す
るのに必要なバッファ制御装置103内の構成を示した
ものである。
詳細構成図であり、特にプロセッサ104より要求され
たデータがB5201に存在せず、バッファ制御装置1
02より一致制御要求が発行された場合の動作を説明す
るのに必要なバッファ制御装置103内の構成を示した
ものである。
バッファ制御表fi102より送出されたブロック・ア
ドレスベびブロック内アドレスは、アドレスライン21
1,212によりバッファ制御装置103内のレジスタ
213,214に取込まれる。
ドレスベびブロック内アドレスは、アドレスライン21
1,212によりバッファ制御装置103内のレジスタ
213,214に取込まれる。
バッファ制御表[103では、レジスタ213に取込ま
れたブロックアドレスを使用して、B5202に存在す
るブロックのMSアドレスを保持するBSディレクトリ
215を検索し、当該ブロックがB5202に存在する
か否かを判定する。存在する場合は、B5202内の各
ブロックに書込みが行われたか否かの履歴情報をもつ変
更ディレクトリ216を検索する。BSディレクトリ2
15及び変更ディレクトリ216の検索結果より、BS
制御論理部217は、B5202からB5201へのブ
ロック単位の転送を行うか否かの判定を行う。
れたブロックアドレスを使用して、B5202に存在す
るブロックのMSアドレスを保持するBSディレクトリ
215を検索し、当該ブロックがB5202に存在する
か否かを判定する。存在する場合は、B5202内の各
ブロックに書込みが行われたか否かの履歴情報をもつ変
更ディレクトリ216を検索する。BSディレクトリ2
15及び変更ディレクトリ216の検索結果より、BS
制御論理部217は、B5202からB5201へのブ
ロック単位の転送を行うか否かの判定を行う。
B5202に該当ブロックが存在し、かつ、書き替えが
行われていた場合、B5202にブロック単位の読出し
を要求する。この時、B5202内の当該ブロックのア
ドレスをアドレスライン219により指示する。さらに
、レジスタ214に取込まれたブロック内アドレスをア
ドレスライン220により指示し、アドレスライン21
9,220のアドレスを合成してB5202よりデータ
を読出す、読出されたデータは、データライン221に
よりバッファ制御装置102に転送すると共に、この時
に使用したブロック内アドレスを、アドレスライン22
2により同じくバッファ制御装置102に転送する。
行われていた場合、B5202にブロック単位の読出し
を要求する。この時、B5202内の当該ブロックのア
ドレスをアドレスライン219により指示する。さらに
、レジスタ214に取込まれたブロック内アドレスをア
ドレスライン220により指示し、アドレスライン21
9,220のアドレスを合成してB5202よりデータ
を読出す、読出されたデータは、データライン221に
よりバッファ制御装置102に転送すると共に、この時
に使用したブロック内アドレスを、アドレスライン22
2により同じくバッファ制御装置102に転送する。
B5202からの1ブロツク(32バイト)の読出しは
、ブロック内アドレスを順次+8.+16、+24Lな
がら読出すことにより実現できる。
、ブロック内アドレスを順次+8.+16、+24Lな
がら読出すことにより実現できる。
この時、ブロック内アドレスの桁あふれは無視する6例
えば、第2図に示すように、1ブロツクが4つの8バイ
ト・データA−Dより成り、所要データがその第3デー
タCである場合、最初のブロック内アドレスは、二進表
現で“10000”となる、まず、最初に本アドレスを
使用してB5202を読出し、以降、ブロック内アドレ
スを11000”→“ooooo”→“01000 ”
と更新しながら読出すことにより、8バイト・データを
C−+D4A→Bの順序で読出し転送できる。
えば、第2図に示すように、1ブロツクが4つの8バイ
ト・データA−Dより成り、所要データがその第3デー
タCである場合、最初のブロック内アドレスは、二進表
現で“10000”となる、まず、最初に本アドレスを
使用してB5202を読出し、以降、ブロック内アドレ
スを11000”→“ooooo”→“01000 ”
と更新しながら読出すことにより、8バイト・データを
C−+D4A→Bの順序で読出し転送できる。
第3図はバッファ制御装置102の詳細構成図であり、
特にバッファ制御装置103から転送されるブロック内
アドレス及びB5202の読出しデータを受取った場合
の動作を説明するのに必要な構成を示したものである。
特にバッファ制御装置103から転送されるブロック内
アドレス及びB5202の読出しデータを受取った場合
の動作を説明するのに必要な構成を示したものである。
バッファ制御装置103からのデータ(8バイトデータ
)は、データライン311により転送されてデータレジ
スタ313に、ブロック内アドレスは、アドレスライン
312により転送されてアドレスレジスタ314に取込
まれる。バッファ制御装置102では、B5201に所
要ブロックが存在しない場合、B5201内のいづれの
ブロックをリプレース対象にするか決定するリプレース
制御論理部318よりアドレスライン319に出力され
るB5201内のブロックアドレスとアドレスレジスタ
314に取込まれるブロック内アドレスをアドレスライ
ン317に出力することにより、B5201の書込みア
ドレスを生成し、順次。
)は、データライン311により転送されてデータレジ
スタ313に、ブロック内アドレスは、アドレスライン
312により転送されてアドレスレジスタ314に取込
まれる。バッファ制御装置102では、B5201に所
要ブロックが存在しない場合、B5201内のいづれの
ブロックをリプレース対象にするか決定するリプレース
制御論理部318よりアドレスライン319に出力され
るB5201内のブロックアドレスとアドレスレジスタ
314に取込まれるブロック内アドレスをアドレスライ
ン317に出力することにより、B5201の書込みア
ドレスを生成し、順次。
データレジスタ313に取込まれるデータをB5201
に書込む0本例では、B5201の該当ブロックに、デ
ータはC→D−4A−4Bの順に書込まれる。この時、
第1番目に転送されてくるデータCはプロセッサ104
の所要データであるので、当該データCは、転送されて
くると直ちにデータライン321によりプロセッサ10
4に送出する。
に書込む0本例では、B5201の該当ブロックに、デ
ータはC→D−4A−4Bの順に書込まれる。この時、
第1番目に転送されてくるデータCはプロセッサ104
の所要データであるので、当該データCは、転送されて
くると直ちにデータライン321によりプロセッサ10
4に送出する。
第4図に上記実施例の動作タイミングチャートを示す、
第4図では従来方式と比較するため、本発明による場合
の時間関係を実線で、従来方式による時間関係を破線で
示しである。即ち、本発明では、プロセッサ104の所
要データCが従来に比し、2単位時間早くプロセッサ1
04に送出できる。
第4図では従来方式と比較するため、本発明による場合
の時間関係を実線で、従来方式による時間関係を破線で
示しである。即ち、本発明では、プロセッサ104の所
要データCが従来に比し、2単位時間早くプロセッサ1
04に送出できる。
なお、BS間のデータの転送は、BS間で直接行っても
よいし、上位の記憶階層(本例ではMS)を介して行っ
てもよい。
よいし、上位の記憶階層(本例ではMS)を介して行っ
てもよい。
以上説明したように、本発明によれば、ストア・イン方
1式のBS間でデータの転送を行う場合に、従来に比べ
て要求元のプロセッサに対し所要データの送出を早める
ことができ、結果としてプロセッサでの命令の解読、実
行を早めることができるという効果がある。
1式のBS間でデータの転送を行う場合に、従来に比べ
て要求元のプロセッサに対し所要データの送出を早める
ことができ、結果としてプロセッサでの命令の解読、実
行を早めることができるという効果がある。
第1図は本発明の一実施例のシステム構成図、第2回は
BSの一致制御要求付は先のバッファ制御装置の詳細構
成図、第3図はBSの一致制御要求発行先のバッファ制
御装置の詳細構成図、第4図は本発明と従来方式の動作
を比較するためのタイミングチャートである。 101・・・主記憶(M S )、 102.103・・・バッファ制御装置、104.10
5・・・プロセッサ。 201.202・・・バッファ記憶(BS)、213・
・・ブロックアドレスレジスタ、214・・・ブロック
内アドレスレジスタ313・・・データレジスタ、 314・・・ブロック内アドレスレジスタ。
BSの一致制御要求付は先のバッファ制御装置の詳細構
成図、第3図はBSの一致制御要求発行先のバッファ制
御装置の詳細構成図、第4図は本発明と従来方式の動作
を比較するためのタイミングチャートである。 101・・・主記憶(M S )、 102.103・・・バッファ制御装置、104.10
5・・・プロセッサ。 201.202・・・バッファ記憶(BS)、213・
・・ブロックアドレスレジスタ、214・・・ブロック
内アドレスレジスタ313・・・データレジスタ、 314・・・ブロック内アドレスレジスタ。
Claims (1)
- (1)主記憶(MS)と、該MS上のデータの写しを格
納する複数のバッファ記憶(BS)と、命令を解読し実
行する複数のプロセッサを具備し、BS間にてブロック
単位でデータのやりとりを行うマルチプロセッサシステ
ムにおいて、あるプロセッサの所要データが当該BS上
に存在しないとき、当該データを含むブロックのアドレ
スと共にブロック内のアドレスを他BSに送出し、他B
Sでは、当該ブロック内アドレスにより、ブロック内の
いづれのデータがプロセッサで必要かを判定し、当該必
要データを優先して転送すると共に、ブロック内のいづ
れのデータを送出しているかを示す情報を送り返すこと
を特徴とするバッファ記憶制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63097500A JP2714952B2 (ja) | 1988-04-20 | 1988-04-20 | 計算機システム |
US07/340,080 US5313602A (en) | 1988-04-20 | 1989-04-18 | Multiprocessor system and method of control over order of transfer of data between buffer storages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63097500A JP2714952B2 (ja) | 1988-04-20 | 1988-04-20 | 計算機システム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9115855A Division JP2815850B2 (ja) | 1997-05-06 | 1997-05-06 | データ処理ユニット |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01269142A true JPH01269142A (ja) | 1989-10-26 |
JP2714952B2 JP2714952B2 (ja) | 1998-02-16 |
Family
ID=14193984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63097500A Expired - Lifetime JP2714952B2 (ja) | 1988-04-20 | 1988-04-20 | 計算機システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5313602A (ja) |
JP (1) | JP2714952B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5398331A (en) * | 1992-07-08 | 1995-03-14 | International Business Machines Corporation | Shared storage controller for dual copy shared data |
US5623669A (en) * | 1993-07-21 | 1997-04-22 | International Business Machines Corporation | High speed online copy of partitioned data |
US5717918A (en) * | 1994-06-17 | 1998-02-10 | Hitachi, Ltd. | Method for concurrently performing a physical sequential scan of a database into a database buffer which is queued until a preceding scan is completed |
US5717942A (en) * | 1994-12-27 | 1998-02-10 | Unisys Corporation | Reset for independent partitions within a computer system |
US5603005A (en) * | 1994-12-27 | 1997-02-11 | Unisys Corporation | Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed |
US5701313A (en) * | 1995-02-24 | 1997-12-23 | Unisys Corporation | Method and apparatus for removing soft errors from a memory |
US5511164A (en) | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
US5724533A (en) * | 1995-11-17 | 1998-03-03 | Unisys Corporation | High performance instruction data path |
US6279098B1 (en) | 1996-12-16 | 2001-08-21 | Unisys Corporation | Method of and apparatus for serial dynamic system partitioning |
US5960455A (en) * | 1996-12-30 | 1999-09-28 | Unisys Corporation | Scalable cross bar type storage controller |
US5875201A (en) * | 1996-12-30 | 1999-02-23 | Unisys Corporation | Second level cache having instruction cache parity error control |
US5970253A (en) * | 1997-01-09 | 1999-10-19 | Unisys Corporation | Priority logic for selecting and stacking data |
US5822766A (en) * | 1997-01-09 | 1998-10-13 | Unisys Corporation | Main memory interface for high speed data transfer |
US5860093A (en) * | 1997-01-21 | 1999-01-12 | Unisys Corporation | Reduced instruction processor/storage controller interface |
US6178471B1 (en) | 1998-07-21 | 2001-01-23 | International Business Machines Corporation | Method of sharing buffers for the streaming of unchanged data |
WO2003029943A2 (en) * | 2001-09-29 | 2003-04-10 | International Business Machines Corporation | A method for sync-ahead on a dual mode high-power-low-power device and apparatus therefore |
US9418009B2 (en) * | 2013-12-27 | 2016-08-16 | Intel Corporation | Inclusive and non-inclusive tracking of local cache lines to avoid near memory reads on cache line memory writes into a two level system memory |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4831033A (ja) * | 1971-08-25 | 1973-04-24 | ||
JPS5616257A (en) * | 1979-07-19 | 1981-02-17 | Fujitsu Ltd | Disc cash control system |
JPS61290550A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 階層記憶制御方式 |
JPS62154153A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 外部記憶制御方式 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4503497A (en) * | 1982-05-27 | 1985-03-05 | International Business Machines Corporation | System for independent cache-to-cache transfer |
US4755930A (en) * | 1985-06-27 | 1988-07-05 | Encore Computer Corporation | Hierarchical cache memory system and method |
JPS62102344A (ja) * | 1985-10-29 | 1987-05-12 | Fujitsu Ltd | バツフア・メモリ制御方式 |
US4843542A (en) * | 1986-11-12 | 1989-06-27 | Xerox Corporation | Virtual memory cache for use in multi-processing systems |
US4959777A (en) * | 1987-07-27 | 1990-09-25 | Motorola Computer X | Write-shared cache circuit for multiprocessor system |
US5023776A (en) * | 1988-02-22 | 1991-06-11 | International Business Machines Corp. | Store queue for a tightly coupled multiple processor configuration with two-level cache buffer storage |
-
1988
- 1988-04-20 JP JP63097500A patent/JP2714952B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-18 US US07/340,080 patent/US5313602A/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4831033A (ja) * | 1971-08-25 | 1973-04-24 | ||
JPS5616257A (en) * | 1979-07-19 | 1981-02-17 | Fujitsu Ltd | Disc cash control system |
JPS61290550A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 階層記憶制御方式 |
JPS62154153A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 外部記憶制御方式 |
Also Published As
Publication number | Publication date |
---|---|
US5313602A (en) | 1994-05-17 |
JP2714952B2 (ja) | 1998-02-16 |
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