JPH02293958A - インタフェース装置 - Google Patents
インタフェース装置Info
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- JPH02293958A JPH02293958A JP2091982A JP9198290A JPH02293958A JP H02293958 A JPH02293958 A JP H02293958A JP 2091982 A JP2091982 A JP 2091982A JP 9198290 A JP9198290 A JP 9198290A JP H02293958 A JPH02293958 A JP H02293958A
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Links
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- 230000002457 bidirectional effect Effects 0.000 description 2
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Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、コンピュータ・システム間のデータ通信を担
うインタフェース装置、特に、一方のコンピュータ・バ
スに接続されたバス・マスタ(バスの制御権を持ってい
る装置)が、他方のバスのアドレス空間に直接アクセス
し得るインタフェース装置に関する。
うインタフェース装置、特に、一方のコンピュータ・バ
スに接続されたバス・マスタ(バスの制御権を持ってい
る装置)が、他方のバスのアドレス空間に直接アクセス
し得るインタフェース装置に関する。
[従来技術]
複数のコンピュータ処理装置間で相互に通信出来るよう
に相互接続して、1つのコンピュータのデータを他のコ
ンピュータが使用出来るようにする場合がある。また、
複数のコンピュータ処理装置を同じ並列コンピュータ・
バスに接続してこれらの装置間のバスの制御権を調停し
て同じメイン・メモリをアクセス出来るようにしたシス
テムもある。このようなシステムでは、1つのプロセッ
サは、他のプロセッサが読み出し可能なメイン・メモリ
にデータを書込むことにより、他のプロセッサにそのデ
ータを送ることが出来る。メモリのアクセスを高速に行
うには、バス上のコンピュータ装置は、低速のメイン・
メモリからデータ・ブロックを高速のキャッシュ・メモ
リへとコピーし、このキャッシュ・メモリに対してのみ
読み出し及び書込み動作を実行する。しかし、バス上の
他のコンピュータ装置が、その後でメイン・メモリの同
じ領域のデータを読み出した場合、この領域のデータは
対応するキャッシュ・メモリの更新された内容に対応し
て更新されていないので、古いデータが読み出されるこ
とになる。また、他のコンピュータ装置がメイン・メモ
リの同じ領域にデータを書きこんだ場合、キャッシュ・
メモリの内容が更新されないのでキャッシュ・メモリの
データが古いデータとなってしまう。
に相互接続して、1つのコンピュータのデータを他のコ
ンピュータが使用出来るようにする場合がある。また、
複数のコンピュータ処理装置を同じ並列コンピュータ・
バスに接続してこれらの装置間のバスの制御権を調停し
て同じメイン・メモリをアクセス出来るようにしたシス
テムもある。このようなシステムでは、1つのプロセッ
サは、他のプロセッサが読み出し可能なメイン・メモリ
にデータを書込むことにより、他のプロセッサにそのデ
ータを送ることが出来る。メモリのアクセスを高速に行
うには、バス上のコンピュータ装置は、低速のメイン・
メモリからデータ・ブロックを高速のキャッシュ・メモ
リへとコピーし、このキャッシュ・メモリに対してのみ
読み出し及び書込み動作を実行する。しかし、バス上の
他のコンピュータ装置が、その後でメイン・メモリの同
じ領域のデータを読み出した場合、この領域のデータは
対応するキャッシュ・メモリの更新された内容に対応し
て更新されていないので、古いデータが読み出されるこ
とになる。また、他のコンピュータ装置がメイン・メモ
リの同じ領域にデータを書きこんだ場合、キャッシュ・
メモリの内容が更新されないのでキャッシュ・メモリの
データが古いデータとなってしまう。
標準I EEE8 9 6バス(フューチャーバス:F
uturebus )では、キャッシュ・メモリとメイ
ン・メモリとの対応するデータの整合性をとる為に、以
下の手順を実行する。先ず、第1バス・マスタがメイン
・メモリの或るアドレスへ読み出しアクセスをしようと
する際に、この第1バス・マスタは、アドレス・サイク
ル中にフューチャーバス上へ「スヌープ(SNOOP:
詮索)」信号を出力する。
uturebus )では、キャッシュ・メモリとメイ
ン・メモリとの対応するデータの整合性をとる為に、以
下の手順を実行する。先ず、第1バス・マスタがメイン
・メモリの或るアドレスへ読み出しアクセスをしようと
する際に、この第1バス・マスタは、アドレス・サイク
ル中にフューチャーバス上へ「スヌープ(SNOOP:
詮索)」信号を出力する。
フューチャーバス上の第2バス・マスタが、キャッシュ
・メモリを使用して、メイン・メモリのそのアドレスの
データに対応するデータへのアクセスを行っている場合
、第2バス・マスタは、「リトライ(RETRY:再試
行)」信号を出力し、アドレス・サイクルの完了前の第
1バス・マスタにフューチャーバスの制御権を放棄させ
る。この時点で第2バス・マスタは、フューチャーバス
の制御権を獲得し、キャッシュ・メモリから適切なデー
タをメイン・メモリに書込む。その後、再び第1バス・
マスタがメイン・メモリ内のデータにアクセスしようと
したら、第2バス・マスタは、スヌーブ信号を無視して
、第1バス・マスタにアドレス・サイクル及びデータ・
サイクルの両方を完了させる。
・メモリを使用して、メイン・メモリのそのアドレスの
データに対応するデータへのアクセスを行っている場合
、第2バス・マスタは、「リトライ(RETRY:再試
行)」信号を出力し、アドレス・サイクルの完了前の第
1バス・マスタにフューチャーバスの制御権を放棄させ
る。この時点で第2バス・マスタは、フューチャーバス
の制御権を獲得し、キャッシュ・メモリから適切なデー
タをメイン・メモリに書込む。その後、再び第1バス・
マスタがメイン・メモリ内のデータにアクセスしようと
したら、第2バス・マスタは、スヌーブ信号を無視して
、第1バス・マスタにアドレス・サイクル及びデータ・
サイクルの両方を完了させる。
バス・システムの中には、バス・マスタがバスを「ロッ
ク」することにより、他の装置がそのバスの制御権を獲
得出来ないようにし得るものがある。(「ロック」とは
、1つのバス・マスタがバスの制御権を専有し、他の装
置がそのバスの制御権を獲得出来ないような状態のこと
である。)例えば、表示データを発生するコンピュータ
は、先ずメモリからデータを読み出し、そのデータを適
当に修正し、この修正データをメモリに戻すことが出来
る.このような読み出し、修正及び書込みの動作をバス
の制御権が中断されることなく高速に実行する為には、
コンピュータはバスをロックすれば良い。また、中断す
ることなく大きなデータ・ブロックを転送する為にコン
ピュータは、バスをロックしても良い。
ク」することにより、他の装置がそのバスの制御権を獲
得出来ないようにし得るものがある。(「ロック」とは
、1つのバス・マスタがバスの制御権を専有し、他の装
置がそのバスの制御権を獲得出来ないような状態のこと
である。)例えば、表示データを発生するコンピュータ
は、先ずメモリからデータを読み出し、そのデータを適
当に修正し、この修正データをメモリに戻すことが出来
る.このような読み出し、修正及び書込みの動作をバス
の制御権が中断されることなく高速に実行する為には、
コンピュータはバスをロックすれば良い。また、中断す
ることなく大きなデータ・ブロックを転送する為にコン
ピュータは、バスをロックしても良い。
[発明が解決しようとする課題]
種々のコンピュータ処理装置が異なる並列バスを採用し
ている場合には、これらのコンピュータ処理装置を同じ
バスに直接接続することは出来ない。この場合、これら
のコンピュータ処理装置は、別々のバスを使用し、別々
のローカル・メモリにアクセスする別々のコンピュータ
・システムとしてしか機能しない。通常、各コンピュー
タ・システムは、バスに接続された複数のボートを有す
る。
ている場合には、これらのコンピュータ処理装置を同じ
バスに直接接続することは出来ない。この場合、これら
のコンピュータ処理装置は、別々のバスを使用し、別々
のローカル・メモリにアクセスする別々のコンピュータ
・システムとしてしか機能しない。通常、各コンピュー
タ・システムは、バスに接続された複数のボートを有す
る。
これらの別々のコンピュータのボートは相互接続されて
おり、第1のコンピュータが自身のローカル・メモリか
らデータを読み出し、そのデータを自分のポートへ書き
込んだ時、そのポートから第2のコンピュータのボート
へ転送すべきデータが存在することが通知される。この
第2のコンピュータのポートから、第2のコンピュータ
へ入力データが転送されてきたことが通知される。その
後、第2のコンピュータは、自分のポートからそのデー
タを読み出し、自分のローカル・メモリに記憶する。こ
の際、必要ならば、第2のコンピュータは、キャッシュ
・メモリ内のデータに一致させる為に第2のバス・プロ
トコルで入力データを変換する。しかし、第1のコンピ
ュータのバス上の記憶位置から第2のコンピュータのバ
ス上の記憶位置へデータを転送するには、複数のバス・
サイクルを要するので、データ転送処理に時間がかかり
、両システム内のコンピュータの処理能力は制限されて
しまう。
おり、第1のコンピュータが自身のローカル・メモリか
らデータを読み出し、そのデータを自分のポートへ書き
込んだ時、そのポートから第2のコンピュータのボート
へ転送すべきデータが存在することが通知される。この
第2のコンピュータのポートから、第2のコンピュータ
へ入力データが転送されてきたことが通知される。その
後、第2のコンピュータは、自分のポートからそのデー
タを読み出し、自分のローカル・メモリに記憶する。こ
の際、必要ならば、第2のコンピュータは、キャッシュ
・メモリ内のデータに一致させる為に第2のバス・プロ
トコルで入力データを変換する。しかし、第1のコンピ
ュータのバス上の記憶位置から第2のコンピュータのバ
ス上の記憶位置へデータを転送するには、複数のバス・
サイクルを要するので、データ転送処理に時間がかかり
、両システム内のコンピュータの処理能力は制限されて
しまう。
更に、このようなポートとボート間の相互接続では、バ
スの制御権をロックすることによりデータの読み出し、
修正及び書込み並びにブロック転送等の動作を高速化す
ることは出来ない。
スの制御権をロックすることによりデータの読み出し、
修正及び書込み並びにブロック転送等の動作を高速化す
ることは出来ない。
従って、本発明の目的の1つは、第1のバスに接続され
たコンピュータ処理装置が第2のバスに接続されたメモ
リに対して直接アクセスすることカ可能で、他方、第2
のバス上のコンピエータ処理装置が第2のバス上のメイ
ン・メモリ及びキャッシュ・メモリ間の対応するデータ
の整合性を常に維持することが可能なインタフェース装
置を提供することである。
たコンピュータ処理装置が第2のバスに接続されたメモ
リに対して直接アクセスすることカ可能で、他方、第2
のバス上のコンピエータ処理装置が第2のバス上のメイ
ン・メモリ及びキャッシュ・メモリ間の対応するデータ
の整合性を常に維持することが可能なインタフェース装
置を提供することである。
本発明の他の目的は、第1のバスに接続されたコンピュ
ータ処理装置が、他のバスをロックすることが出来、且
つ他のバスのアドレス空間に直接読み出し又は書込みの
アクセスをすることが可能なインタフェース装置を提供
することである。
ータ処理装置が、他のバスをロックすることが出来、且
つ他のバスのアドレス空間に直接読み出し又は書込みの
アクセスをすることが可能なインタフェース装置を提供
することである。
[課題を解決する為の手段J
本発明のインタフェース装置は、2つのコンピュータ・
システムのバス間のデータ通信を担う装置である。本発
明の実施例では、一方のコンピュータ・システムは、周
知のVMEバスを使用しており、他方のコンピュータ・
システムは、フューチャーバスを使用している。
システムのバス間のデータ通信を担う装置である。本発
明の実施例では、一方のコンピュータ・システムは、周
知のVMEバスを使用しており、他方のコンピュータ・
システムは、フューチャーバスを使用している。
第1の本発明に係るインタフェース装置は、■MEバス
のアドレス空間をフェーチャーバスのアドレス空間に対
応付けるアドレス変換回路を含んでいる。VMEバス上
のコンピュータがVMEバスに第1アドレスを出力して
読み出し又は書込みのアクセス動作を実行しようとする
際に、このアドレス変換回路は、対応するフューチャー
バスの第2アドレスを発生すると共に、このフューチャ
ーバスのシステムにおいて第2アドレスがフユーチャー
バス上のキャッシュ・メモリのデータ記憶位置に対応し
ているか否かを示すスヌーブ信号も発生する。このスヌ
ーブ信号により、第2アドレスによりアクセスされるメ
イン・メモリのデータがキャッシュ・メモリ内のデータ
に対応しているか否かが判断出来る。その後、このイン
タフェース装置内の制御回路が、フューチャーバスの制
御権を取り、フューチャーバス上にアドレス信号及びス
ヌープ信号を出力して読み出し又は書込みのアクセス・
サイクルを開始する。フューチャーバス上のメイン・メ
モリの第2アドレスのデータがキャッシュ・メモリのデ
ータに対応していることがスヌープ信号により示される
と、インタフェース装置内の制御回路により、フューチ
ャーバス上のメイン・メモリ及びキャッシュ・メモリの
データの整合が実行される。即ち、VMEバスのバス・
マスタが読み出しアクセスをしようとする場合には、キ
ャッシュ・メモリのデータによりメイン・メモリの第2
アドレスのデータを更新し、VMEバスのバス・マスタ
が書込みアクセスをする場合には、メイン・メモリの第
2アドレスに書込みが完了した後にこの書込みデータに
よりキャッシュ・メモリの対応するデータを更新する。
のアドレス空間をフェーチャーバスのアドレス空間に対
応付けるアドレス変換回路を含んでいる。VMEバス上
のコンピュータがVMEバスに第1アドレスを出力して
読み出し又は書込みのアクセス動作を実行しようとする
際に、このアドレス変換回路は、対応するフューチャー
バスの第2アドレスを発生すると共に、このフューチャ
ーバスのシステムにおいて第2アドレスがフユーチャー
バス上のキャッシュ・メモリのデータ記憶位置に対応し
ているか否かを示すスヌーブ信号も発生する。このスヌ
ーブ信号により、第2アドレスによりアクセスされるメ
イン・メモリのデータがキャッシュ・メモリ内のデータ
に対応しているか否かが判断出来る。その後、このイン
タフェース装置内の制御回路が、フューチャーバスの制
御権を取り、フューチャーバス上にアドレス信号及びス
ヌープ信号を出力して読み出し又は書込みのアクセス・
サイクルを開始する。フューチャーバス上のメイン・メ
モリの第2アドレスのデータがキャッシュ・メモリのデ
ータに対応していることがスヌープ信号により示される
と、インタフェース装置内の制御回路により、フューチ
ャーバス上のメイン・メモリ及びキャッシュ・メモリの
データの整合が実行される。即ち、VMEバスのバス・
マスタが読み出しアクセスをしようとする場合には、キ
ャッシュ・メモリのデータによりメイン・メモリの第2
アドレスのデータを更新し、VMEバスのバス・マスタ
が書込みアクセスをする場合には、メイン・メモリの第
2アドレスに書込みが完了した後にこの書込みデータに
よりキャッシュ・メモリの対応するデータを更新する。
第2の本発明に係るインタフェース装置は、■MEバス
のアドレス空間をフューチャーバスのアドレス空間に対
応付けるアドレス変換回路を含んでいる。VMEバス上
のコンピュータ(バス・マスタ)がVMEバスに第1ア
ドレスを出力して読み出し又は書込みのアクセス動作を
実行しようとする際に、インタフェース装置は、フュー
チャーバスの制御権を獲得し、フューチャーバスの対応
するアドレスに対して読み出し又は書込みのアクセスを
実行する。このフューチャーバスのシステムでは、バス
・マスタがバスをロックすることにより、他の装置がバ
スの制御権を獲得するのを防止することが出来る。本発
明によれば、アドレスの対応付けをするアドレス変換回
路は、VMEバス上のコンピュータがフエーチャーバス
のアドレスに対応付けられたアドレスで読み出し又は書
込みのアクセスを実行しようとする際にLOCKF信号
(ロック信号)を発生し得る。このロック信号は、イン
タフェース装置にフューチャーバスのロックを命じ、他
法、VMEバスのバス・マスタはVMEバスの制御権を
維持することが出来る。
のアドレス空間をフューチャーバスのアドレス空間に対
応付けるアドレス変換回路を含んでいる。VMEバス上
のコンピュータ(バス・マスタ)がVMEバスに第1ア
ドレスを出力して読み出し又は書込みのアクセス動作を
実行しようとする際に、インタフェース装置は、フュー
チャーバスの制御権を獲得し、フューチャーバスの対応
するアドレスに対して読み出し又は書込みのアクセスを
実行する。このフューチャーバスのシステムでは、バス
・マスタがバスをロックすることにより、他の装置がバ
スの制御権を獲得するのを防止することが出来る。本発
明によれば、アドレスの対応付けをするアドレス変換回
路は、VMEバス上のコンピュータがフエーチャーバス
のアドレスに対応付けられたアドレスで読み出し又は書
込みのアクセスを実行しようとする際にLOCKF信号
(ロック信号)を発生し得る。このロック信号は、イン
タフェース装置にフューチャーバスのロックを命じ、他
法、VMEバスのバス・マスタはVMEバスの制御権を
維持することが出来る。
第2の本発明のインタフェース装置は、更に、フューチ
ャーバスのアドレス空間をVMEバスのアドレス空間に
対応付ける第2のアドレス変換回路も含んでいる。フユ
ーチ中一バス上のコンピュータがフューチャーバスのア
ドレスに対して読み出し又は書込みのアクセスをしよう
とする際に、インタフェース装置は、VMEバスの制御
櫓を調停により獲得し、VMEバスの対応するアドレス
に読み出し又は書込みアクセスを実行する。フューチャ
ーバス上のコンピュータがフューチャーバスをロックし
た際に、インタフェース装置は、■MEバスへの読み出
し又は書込みアクセスが完了した後でもVMEバスの制
御権を維持(ロック)しており、これにより、フューチ
ャーバス上のコンピュータは、インタフェース装置が再
度VMEバスの制御権を調停により獲得するのを待つこ
と無く、VMEバスに対して別の読み出し又は書込みア
クセスを実行することが可能になる。
ャーバスのアドレス空間をVMEバスのアドレス空間に
対応付ける第2のアドレス変換回路も含んでいる。フユ
ーチ中一バス上のコンピュータがフューチャーバスのア
ドレスに対して読み出し又は書込みのアクセスをしよう
とする際に、インタフェース装置は、VMEバスの制御
櫓を調停により獲得し、VMEバスの対応するアドレス
に読み出し又は書込みアクセスを実行する。フューチャ
ーバス上のコンピュータがフューチャーバスをロックし
た際に、インタフェース装置は、■MEバスへの読み出
し又は書込みアクセスが完了した後でもVMEバスの制
御権を維持(ロック)しており、これにより、フューチ
ャーバス上のコンピュータは、インタフェース装置が再
度VMEバスの制御権を調停により獲得するのを待つこ
と無く、VMEバスに対して別の読み出し又は書込みア
クセスを実行することが可能になる。
[作用〕
第1の本発明に係るインタフェース装置によれば、■M
Eバスのバス・マスタがフューチャーバス上の装置に直
接アクセス出来るので、データ通信処理の効率を向上す
ると共に、フューチャーバス上のメイン・メモリ及びキ
ャッシュ・メモリのデータの整合性を維持出来るので、
システム内の対応するデータ間の不一致を防止出来る。
Eバスのバス・マスタがフューチャーバス上の装置に直
接アクセス出来るので、データ通信処理の効率を向上す
ると共に、フューチャーバス上のメイン・メモリ及びキ
ャッシュ・メモリのデータの整合性を維持出来るので、
システム内の対応するデータ間の不一致を防止出来る。
更に、フューチャーバス上のコンピュータ装置は、アド
レスの対応付け(マッピング)データをアドレス変換回
路に書込み、アドレス変換回路が発生したフューチャー
バスのアドレス及びスヌープ信号の状態をVMEバスの
特定のアドレスに応じて選択的に変更することが可能で
ある。
レスの対応付け(マッピング)データをアドレス変換回
路に書込み、アドレス変換回路が発生したフューチャー
バスのアドレス及びスヌープ信号の状態をVMEバスの
特定のアドレスに応じて選択的に変更することが可能で
ある。
第2の本発明に係るインタフェース装置によれば、一方
のバスのバス・マスタが他方のバスに対して読み出し及
び書込みのアクセスを直接実行することが可能であり、
且つ、一方のバスのバス・マスタが読み出し又は書込み
アクセスを実行する期間中、他方のバスの制御権をロッ
クすることが出来るので、必要に応じて両バスのアドレ
ス空間の間でデータを高速に転送することが可能になる
。
のバスのバス・マスタが他方のバスに対して読み出し及
び書込みのアクセスを直接実行することが可能であり、
且つ、一方のバスのバス・マスタが読み出し又は書込み
アクセスを実行する期間中、他方のバスの制御権をロッ
クすることが出来るので、必要に応じて両バスのアドレ
ス空間の間でデータを高速に転送することが可能になる
。
[実施例]
第2図は、本発明の一実施例のインタフェース装置(8
)を含むシステムの概要を示すブロック図で、インタフ
ェース装置(8)は、VMEバス(10)及びフューチ
ャーバス(12)間のインタフェースとして機能する.
インタフェース装置(8)により、VMEバス(10)
に接続されたコンピュータ(2)の如き装置が、フュー
チャーバス(l2)に接続されたメイン・メモリ(3)
や他のアドレス可能装置に読み出し又は書込みアクセス
を実行することが出来る。インタフェース装置(8)は
、VMEバス(10)のアドレス空間をフューチャーバ
ス(12)のアドレス空間に対応付けるマッピング機能
を有し、コンピュータ(2)がVMEバス(10)の選
択されたアドレスに対して読み出し又は書込みアクセス
をする際に、インタフェース装置(8)が、メイン・メ
モリ(3)のようなフューチャーバス上の装置の対応す
るアドレスに対して読み出し又は書込みアクセスを実行
する.インタフェース装置(8)は、フューチャーバス
のアドレス空間をVMEバスのアドレス空間に対応付け
る機能も有し、フューチャーバス(12)に接続された
コンピュータ(4)のような装置が選択されたVMEバ
ス(lO)のアドレスに読み出し又は書込みアクセスを
する際に、インタフェース装置(8)が、VMEバス(
IO)上の例えばメモリ(5)の対応するアドレスに対
して読み出し又は書込みアクセスを実行する。コンピュ
ータ(4)又は(6)は、インタフェース装置(8)に
マッピング・データを書込むことにより、VMEバス・
フューチャーバス間及びフューチャーバス・VMEバス
間のマッピング処理を調整出来る。しかし、一旦マッピ
ング関係が決まると、インタフェース装置(8)は、両
バス上の装置群の間のデータ透過動作を行うことになる
. 第1図は、第2図のインタフェース装置(8)の構成を
詳細に示したブロック図である。双方向ローカル・デー
タ・バス(14)及びローカル・アドレス・バス(l6
)は、VMEバス(1 0)及びフューチャーバス(l
2)間でデータ及び変換されたアドレスを転送する.フ
ューチャーバス(12)上の装置が、VMEバス(10
)(7)7ドレス空間に対応付けられたアドレスに対し
て読み出し又は書込みアクセスしようとすると、バッフ
ァ(26)が、フェーチャーバスのアドレスをローカル
・アドレス・バス(16)に選択的に送る。
)を含むシステムの概要を示すブロック図で、インタフ
ェース装置(8)は、VMEバス(10)及びフューチ
ャーバス(12)間のインタフェースとして機能する.
インタフェース装置(8)により、VMEバス(10)
に接続されたコンピュータ(2)の如き装置が、フュー
チャーバス(l2)に接続されたメイン・メモリ(3)
や他のアドレス可能装置に読み出し又は書込みアクセス
を実行することが出来る。インタフェース装置(8)は
、VMEバス(10)のアドレス空間をフューチャーバ
ス(12)のアドレス空間に対応付けるマッピング機能
を有し、コンピュータ(2)がVMEバス(10)の選
択されたアドレスに対して読み出し又は書込みアクセス
をする際に、インタフェース装置(8)が、メイン・メ
モリ(3)のようなフューチャーバス上の装置の対応す
るアドレスに対して読み出し又は書込みアクセスを実行
する.インタフェース装置(8)は、フューチャーバス
のアドレス空間をVMEバスのアドレス空間に対応付け
る機能も有し、フューチャーバス(12)に接続された
コンピュータ(4)のような装置が選択されたVMEバ
ス(lO)のアドレスに読み出し又は書込みアクセスを
する際に、インタフェース装置(8)が、VMEバス(
IO)上の例えばメモリ(5)の対応するアドレスに対
して読み出し又は書込みアクセスを実行する。コンピュ
ータ(4)又は(6)は、インタフェース装置(8)に
マッピング・データを書込むことにより、VMEバス・
フューチャーバス間及びフューチャーバス・VMEバス
間のマッピング処理を調整出来る。しかし、一旦マッピ
ング関係が決まると、インタフェース装置(8)は、両
バス上の装置群の間のデータ透過動作を行うことになる
. 第1図は、第2図のインタフェース装置(8)の構成を
詳細に示したブロック図である。双方向ローカル・デー
タ・バス(14)及びローカル・アドレス・バス(l6
)は、VMEバス(1 0)及びフューチャーバス(l
2)間でデータ及び変換されたアドレスを転送する.フ
ューチャーバス(12)上の装置が、VMEバス(10
)(7)7ドレス空間に対応付けられたアドレスに対し
て読み出し又は書込みアクセスしようとすると、バッフ
ァ(26)が、フェーチャーバスのアドレスをローカル
・アドレス・バス(16)に選択的に送る。
フューチャーバス・VMEバス(F−V)変換回!(2
8)は、その後、ローカル・アドレスのビットLA (
25 : 3 1)を対応するvMEバスのアドレスの
ビットA1及びA(25:31)に変換する.ここで、
例えばA(25:31)は、A25〜A31までの7ビ
ットを意味する.バッファ(30)は、ローカル・アド
レス・バス(16)Q)ヒy トLA (2 : 2
4)及びF−V変換回路(28)が発生したビットAI
及びA(25:31)をアドレスビットA(1:31)
としてVMEバス(10)上に出力する。F−V変換回
路(2日)は、これらのアドレスと共にVMEバス(1
0)上で送られる制御ビッ}LWORD*及びAM(0
:5)も発生する。VMEバスの制御信号名の後の「*
」符号は、その信号が低レベルのとき「真」を表すこと
を示している。詳細に後述するように、ビット信号LW
ORD*は、他のVMEバス制iビット及びアドレスビ
ット(DSO*、DS1*及びAI)と組み合わせて、
4バイトの記憶位置のどこがデータ転送中にアクセスさ
れるかを表す。信号AM(アドレス変更子)は、アドレ
ス・サイズ及びバス・サイクル形式のような情報を伝達
するのに用いられる。
8)は、その後、ローカル・アドレスのビットLA (
25 : 3 1)を対応するvMEバスのアドレスの
ビットA1及びA(25:31)に変換する.ここで、
例えばA(25:31)は、A25〜A31までの7ビ
ットを意味する.バッファ(30)は、ローカル・アド
レス・バス(16)Q)ヒy トLA (2 : 2
4)及びF−V変換回路(28)が発生したビットAI
及びA(25:31)をアドレスビットA(1:31)
としてVMEバス(10)上に出力する。F−V変換回
路(2日)は、これらのアドレスと共にVMEバス(1
0)上で送られる制御ビッ}LWORD*及びAM(0
:5)も発生する。VMEバスの制御信号名の後の「*
」符号は、その信号が低レベルのとき「真」を表すこと
を示している。詳細に後述するように、ビット信号LW
ORD*は、他のVMEバス制iビット及びアドレスビ
ット(DSO*、DS1*及びAI)と組み合わせて、
4バイトの記憶位置のどこがデータ転送中にアクセスさ
れるかを表す。信号AM(アドレス変更子)は、アドレ
ス・サイズ及びバス・サイクル形式のような情報を伝達
するのに用いられる。
VMEバス(10)上の装置がフューチャーバス(12
)のアドレス空間に対応付けられたアドレスを読み出し
又は書込みアクセスしようとする際に、バッファ(20
)によってVMEバス(1 0)に接続されたVMEバ
ス・フューチャーバス(V−F)変換回路(18)が上
位部分A(12:31)をフューチャーバス(l2)の
対応する上位アドレス部分に変換する.この変換した部
分のアドレスをバッファ(22)がローカル・アドレス
(16)上に出力する.アドレス発生器(47)は、V
MEバス(10)の下位部分アドレスA(2:11)を
フューチャーバス・アドレスの対応する下位部分のアド
レスとしてローカル・アドレス・バス(16)上に出力
する。(詳細に後述するように、アドレス発生器(47
)は、ブロック転送中にフェーチャーバスのアドレスを
インクリメントする.)バッファ(24)は、フューチ
ャーバス(12)のアドレス・サイクル中に30ビット
の変換済のアドレスをローカル・アドレス・バス(16
)からフューチャーバス(12)の線AD(2:31)
に転送する.読み出し又は書込み動作を開始する装置が
フューチャーハス(1 2)又はVMEバス(10)上
にあるか否かは関係無く、データがVMEバス(10)
からフューチャーバス(12)に流れる際に、双方向バ
ッファ(32)は、VMEバス(10)からのデータを
ローカル・データ・バス(14)に送る。その後、バッ
ファ(34)が、ローカル・データ・バス(l4)上の
このデータをフューチャーバス(l2)に送る.あるい
は、データがフューチャーバス(12)からVMEバス
(10)に流れる際に、バッファ(36)がフューチャ
ーバス(12)の適当な線をローカル・データ・バス(
l4)に接続する。その後、ローカル・データ・バス(
l4)上のデータがバッファ(32)を介してVMEバ
ス(10)に送られる。
)のアドレス空間に対応付けられたアドレスを読み出し
又は書込みアクセスしようとする際に、バッファ(20
)によってVMEバス(1 0)に接続されたVMEバ
ス・フューチャーバス(V−F)変換回路(18)が上
位部分A(12:31)をフューチャーバス(l2)の
対応する上位アドレス部分に変換する.この変換した部
分のアドレスをバッファ(22)がローカル・アドレス
(16)上に出力する.アドレス発生器(47)は、V
MEバス(10)の下位部分アドレスA(2:11)を
フューチャーバス・アドレスの対応する下位部分のアド
レスとしてローカル・アドレス・バス(16)上に出力
する。(詳細に後述するように、アドレス発生器(47
)は、ブロック転送中にフェーチャーバスのアドレスを
インクリメントする.)バッファ(24)は、フューチ
ャーバス(12)のアドレス・サイクル中に30ビット
の変換済のアドレスをローカル・アドレス・バス(16
)からフューチャーバス(12)の線AD(2:31)
に転送する.読み出し又は書込み動作を開始する装置が
フューチャーハス(1 2)又はVMEバス(10)上
にあるか否かは関係無く、データがVMEバス(10)
からフューチャーバス(12)に流れる際に、双方向バ
ッファ(32)は、VMEバス(10)からのデータを
ローカル・データ・バス(14)に送る。その後、バッ
ファ(34)が、ローカル・データ・バス(l4)上の
このデータをフューチャーバス(l2)に送る.あるい
は、データがフューチャーバス(12)からVMEバス
(10)に流れる際に、バッファ(36)がフューチャ
ーバス(12)の適当な線をローカル・データ・バス(
l4)に接続する。その後、ローカル・データ・バス(
l4)上のデータがバッファ(32)を介してVMEバ
ス(10)に送られる。
インタフェース装置(8)は、VMEバスの調停及び制
御回路(38)を含んでいる。この回路(38)の好適
な構成は、ミザール社製(MLzar)VME I O
0 0型VMEバス調停回路及びシグネティックス社
製(Signetics) 6 8 1 7 2型VM
Eバス・プロトコル・コントローラを含んでいる。
御回路(38)を含んでいる。この回路(38)の好適
な構成は、ミザール社製(MLzar)VME I O
0 0型VMEバス調停回路及びシグネティックス社
製(Signetics) 6 8 1 7 2型VM
Eバス・プロトコル・コントローラを含んでいる。
VMEバスの調停及び制御回路(38)は、従来のVM
Eバスの調停及び制御動作を実行し、VMEバス(10
)上の他の装置がインタフェース装置(8)にアクセス
したり、インタフェース装置(8)が他の装置にアクセ
スしたり出来るようにする。同様に、フューチャーバス
調停及び制御回路(40)は、従来のフューチャーバス
の調停及び制御動作を実行し、インタフェース装置(8
)とフューチャーバス(12)上の他の装置間のアクセ
スを可能にする。ローカル調停回路(42)は、シグネ
ティックス社製74F786型アービタが好適であり、
VMEバス及びフューチャーバスの調停及び制御回路(
38)及び(40)からの競合する要求(ローカル・デ
ータ・バス(14)及びローカル・アドレス・バス(1
6)のアクセス要求)を調停する。ローカル・ストロー
ブ発生器(44)は、VMEバス調停及び制御回路(3
8)とフューチャーバス調停及び制御回路(40)との
動作を調整するのに必要なロジック動作を実行する。
Eバスの調停及び制御動作を実行し、VMEバス(10
)上の他の装置がインタフェース装置(8)にアクセス
したり、インタフェース装置(8)が他の装置にアクセ
スしたり出来るようにする。同様に、フューチャーバス
調停及び制御回路(40)は、従来のフューチャーバス
の調停及び制御動作を実行し、インタフェース装置(8
)とフューチャーバス(12)上の他の装置間のアクセ
スを可能にする。ローカル調停回路(42)は、シグネ
ティックス社製74F786型アービタが好適であり、
VMEバス及びフューチャーバスの調停及び制御回路(
38)及び(40)からの競合する要求(ローカル・デ
ータ・バス(14)及びローカル・アドレス・バス(1
6)のアクセス要求)を調停する。ローカル・ストロー
ブ発生器(44)は、VMEバス調停及び制御回路(3
8)とフューチャーバス調停及び制御回路(40)との
動作を調整するのに必要なロジック動作を実行する。
■MEバス(10)に接続されたバス・マスタが、フュ
ーチャーバス(l2)のアドレスに対応付けられたVM
Eバス上のアドレスに読み出し又は書込みアクセスしよ
うとする際に、そのバス・マスタは、VMEバス(10
)の制御権を調停した後、アドレスをVMEバスの線A
(1:31)上に、アドレス変更子を線AM (0 :
5)上に及びデータを信号線D(0:31)に夫々出
力する。
ーチャーバス(l2)のアドレスに対応付けられたVM
Eバス上のアドレスに読み出し又は書込みアクセスしよ
うとする際に、そのバス・マスタは、VMEバス(10
)の制御権を調停した後、アドレスをVMEバスの線A
(1:31)上に、アドレス変更子を線AM (0 :
5)上に及びデータを信号線D(0:31)に夫々出
力する。
VMEバスのアドレス及びアドレス変更子は、VMEバ
スのアドレス・ストローブAS*と共にバッファ(20
)を介してV−F変換回路(18)に供給される。
スのアドレス・ストローブAS*と共にバッファ(20
)を介してV−F変換回路(18)に供給される。
第3図は、ステップ(50)でバス・マスタがAS本信
号を出力して有効なアドレスがVMEバス(10)上に
存在することが示された時にインタフェース装置(8)
がどのように応答するかを表す信号流れ図である。第1
図及び第3図において、AS*信号を検出する.と、V
−F変換回路(18)は、VMEバスのアドレスが対応
するフューチャーバスのアドレスに対応付けられたか否
かを判断し、対応付け済みならば、要求信号■−LRE
QをVMEバスの調停及び制御回路(38)に送る(ス
テップ52)。これに応じて、VMEバスの調停及び制
御回路(38)は、要求信号V−LREQ’をローカル
調停回路(42)に入力する(ステップ54)。ローカ
ル・バスが使用可能であれば、ローカル調停回路(42
)は、許可信号V−LGNTをVMEバス調停及び制御
回路(38)に返す(ステップ56)。その後、調停及
び制御回路(38)は、VGNT信号を発生し(ステッ
プ58)、イネーブル信号EN4及びEN3を真にする
(ステップ59)。イネーブル信号EN4に応じて、バ
777 (2 2) は、V−F変換回路(l8)の変
換済アドレス出力の上位ビットをローカル・アドレス・
バス(l6)上に出力し、バッファ(49)は、アドレ
ス発生器(47)からの下位アドレス・ビットをローカ
ル・アドレス・バス(16)上に供給する。イネーブル
信号EN3に応じてバッファ(32)は、■MEバスの
データ線をローカル・データ・バス(14)に接続する
。VGNT信号に応じてローカル・ストローブ発生器(
44)は、ローカル・アドレス・ストロープ信号LOC
ASを発生する(ステップ60)。ローカル・アド
レス・デコーダ(46)は、ローカル・アドレス・バス
(16)上のアドレスをチェックし、LOC ASア
ドレス・ストローブ信号を検出すると、要求信号L−F
REQをフューチャーバスの調停及び制御回路(40)
に転送する(ステップ61)。
号を出力して有効なアドレスがVMEバス(10)上に
存在することが示された時にインタフェース装置(8)
がどのように応答するかを表す信号流れ図である。第1
図及び第3図において、AS*信号を検出する.と、V
−F変換回路(18)は、VMEバスのアドレスが対応
するフューチャーバスのアドレスに対応付けられたか否
かを判断し、対応付け済みならば、要求信号■−LRE
QをVMEバスの調停及び制御回路(38)に送る(ス
テップ52)。これに応じて、VMEバスの調停及び制
御回路(38)は、要求信号V−LREQ’をローカル
調停回路(42)に入力する(ステップ54)。ローカ
ル・バスが使用可能であれば、ローカル調停回路(42
)は、許可信号V−LGNTをVMEバス調停及び制御
回路(38)に返す(ステップ56)。その後、調停及
び制御回路(38)は、VGNT信号を発生し(ステッ
プ58)、イネーブル信号EN4及びEN3を真にする
(ステップ59)。イネーブル信号EN4に応じて、バ
777 (2 2) は、V−F変換回路(l8)の変
換済アドレス出力の上位ビットをローカル・アドレス・
バス(l6)上に出力し、バッファ(49)は、アドレ
ス発生器(47)からの下位アドレス・ビットをローカ
ル・アドレス・バス(16)上に供給する。イネーブル
信号EN3に応じてバッファ(32)は、■MEバスの
データ線をローカル・データ・バス(14)に接続する
。VGNT信号に応じてローカル・ストローブ発生器(
44)は、ローカル・アドレス・ストロープ信号LOC
ASを発生する(ステップ60)。ローカル・アド
レス・デコーダ(46)は、ローカル・アドレス・バス
(16)上のアドレスをチェックし、LOC ASア
ドレス・ストローブ信号を検出すると、要求信号L−F
REQをフューチャーバスの調停及び制御回路(40)
に転送する(ステップ61)。
フューチャーバスの調停及び制御回路(40)がLOC
AS及びL−FREQの2つの信号の同時発生を検
出し、且つフューチャーバス(12)が使用可能の場合
には、調停及び制御回路(40)はフューチャーバス(
12)の制御権を獲得し、L−FONT信号をローカル
・ストローブ発生器(44)に送る(ステップ62)。
AS及びL−FREQの2つの信号の同時発生を検
出し、且つフューチャーバス(12)が使用可能の場合
には、調停及び制御回路(40)はフューチャーバス(
12)の制御権を獲得し、L−FONT信号をローカル
・ストローブ発生器(44)に送る(ステップ62)。
その後、ローカル・ストロープ発生器(44)は、イネ
ーブル信号EN6を真にし(ステップ64)、バッファ
(24)を介してローカル・アドレス・バス(16)上
のアドレスをフューチャーバス(12)に送る。その後
、ローカル・ストロープ発生器(44)は別のストロー
ブ信号UASを発生する(ステップ66)。フューチャ
ーバスの調停及び制御回路(40)は、フューチャーバ
スのアドレス・サイクルを完了し、アクノリッジ(肯定
応答)信号FUAACKをローカル・ストロープ発生器
(44)に返す(ステップ68).ローカル・ストロー
ブ発生器っよは、その後イネーブル信号EN6を偽とし
(ステップ69)、バッファ(24)をオフ状態とする
。
ーブル信号EN6を真にし(ステップ64)、バッファ
(24)を介してローカル・アドレス・バス(16)上
のアドレスをフューチャーバス(12)に送る。その後
、ローカル・ストロープ発生器(44)は別のストロー
ブ信号UASを発生する(ステップ66)。フューチャ
ーバスの調停及び制御回路(40)は、フューチャーバ
スのアドレス・サイクルを完了し、アクノリッジ(肯定
応答)信号FUAACKをローカル・ストロープ発生器
(44)に返す(ステップ68).ローカル・ストロー
ブ発生器っよは、その後イネーブル信号EN6を偽とし
(ステップ69)、バッファ(24)をオフ状態とする
。
VMEバスの書込み制御信号WRITE*は、バス・マ
スタが読み出し又は書込みのアクセスをしようとしてい
るか否かを示しており、ローカル・ストローブ発生器(
44)及びフューチャーバスの調停及び制御回路(40
)の両方に送られる。
スタが読み出し又は書込みのアクセスをしようとしてい
るか否かを示しており、ローカル・ストローブ発生器(
44)及びフューチャーバスの調停及び制御回路(40
)の両方に送られる。
このWRITE*信号が真ならば、書込み動作であるこ
とが示される(ステップ70).フューチャーバスの調
停及び制御回路(40)は、イネーブル信号EN8を真
とし(ステップ72)、バッファ(34)を介してロー
カル・データ・バス(14)をフューチャーバス(12
)のデータ/アドレス線に接続する.WRITE*信号
が真でなければ、読み出し動作であって、フューチャー
バスの調停及び制御回路(40)は、イネーブル信号E
N7を真として、バッファ(36)を介してローカル・
データ・バス(14)をフューチャーバス(12)のデ
ータ/アドレス線に接続する.ローカル・ストローブ発
生器(44)は、■MEバスのバス・マスタがデータ・
ストローフ信号DSO*又はDS1*を真にするまで待
機する(ステップ74)。(このステップの通過は、書
込み動作では有効なデータがVMEバス上に存在するこ
とを意味し、読み出し動作ではバス・マスタがデータの
準備が出来ていることを意味する.)その後、ローカル
・ストローブ発生器(44)は、ローカル・データ・ス
トローブ信号LOC DSを真とし(ステップ76)
、ストローブ信号UDSも真にする(ステップ78)。
とが示される(ステップ70).フューチャーバスの調
停及び制御回路(40)は、イネーブル信号EN8を真
とし(ステップ72)、バッファ(34)を介してロー
カル・データ・バス(14)をフューチャーバス(12
)のデータ/アドレス線に接続する.WRITE*信号
が真でなければ、読み出し動作であって、フューチャー
バスの調停及び制御回路(40)は、イネーブル信号E
N7を真として、バッファ(36)を介してローカル・
データ・バス(14)をフューチャーバス(12)のデ
ータ/アドレス線に接続する.ローカル・ストローブ発
生器(44)は、■MEバスのバス・マスタがデータ・
ストローフ信号DSO*又はDS1*を真にするまで待
機する(ステップ74)。(このステップの通過は、書
込み動作では有効なデータがVMEバス上に存在するこ
とを意味し、読み出し動作ではバス・マスタがデータの
準備が出来ていることを意味する.)その後、ローカル
・ストローブ発生器(44)は、ローカル・データ・ス
トローブ信号LOC DSを真とし(ステップ76)
、ストローブ信号UDSも真にする(ステップ78)。
これに応じて、フューチャーバスの調停及び制御回路(
40)は、フューチャーバスのデータ読み出し又は書込
みサイクルを完了した後、UDACK信号及びLDTA
CK信号を夫々真にする(ステップ80及び82).V
MEバスの調停及び制御回路(38)は、LDTACK
信号に応じてVMEバスのデータアクノリッジ信号DT
ACK*を真にする(ステップ84).ローカル・スト
ローブ発生器(44)は、VMEバスのバス・マスタが
DSO*又はDS1*を偽とするまで待機し(ステップ
86)、その後LOC DS及びUDSを偽とする(
ステップ88).これに応じて、フューチャーバスの調
停及び制御回路(40)は、現在真に設定されているE
N7及びEN8のイネーブル信号を偽に設定し、ローカ
ル・データ・バス(14)をフューチャーバス(12)
から切り離す(ステップ90). VMEバスの調停及び制御回路(3B)、V−F変換回
路(18)及びローカル・アドレス・デコーダ(46)
は、vMEバスのバス・マスタがまだAS*信号を真に
維持しているか否かを判断する(ステップ92)。この
AS*信号が真でなければ、VMEバスの調停及び制御
回路(38)は、VMEバス(lO)を開放し、イネー
プル信号EN3及びEN4を偽とし、V−F変換回路(
18)はV−LREQ信号を偽とし、ローカル・アドレ
ス・デコーダ(46)はL−FREQ信号を偽とする(
ステップ94)。VMEバスの調停及び制御回路(38
)は、V−F変換回路(18)がL−FREQ信号を偽
にしたことを検出すると、V−LREQ’信号を偽とす
る(ステップ96)。フューチャーバスの調停及び制御
回路(40)は、L−FREQ信号が偽に設定されると
、フューチャーバス(l2)を開放する(ステップ98
). VMEバス(10)上のバス・マスタは、「ブロック転
送」を実行する際には、フューチャーバス(l2)上の
一連のアドレスで256バイトまでのデータの変数を読
み出し又は書込みアクセスを行うことが出来る.ブロッ
ク転送を行う為には、バス・マスタは、アドレス変更子
ビットをブロック転送モードに設定し、適当なデータ・
ストローブ信号DSO*又はDS1*を繰り返し真及び
偽に設定しながら、アドレス・ストロープ信号As*を
連続的に発生する.ブロック書込みの場合には、一連の
データ・ストローブ信号の各々は、バス・マスタが新し
いデータ・ワードをバス上に出力した時を示している。
40)は、フューチャーバスのデータ読み出し又は書込
みサイクルを完了した後、UDACK信号及びLDTA
CK信号を夫々真にする(ステップ80及び82).V
MEバスの調停及び制御回路(38)は、LDTACK
信号に応じてVMEバスのデータアクノリッジ信号DT
ACK*を真にする(ステップ84).ローカル・スト
ローブ発生器(44)は、VMEバスのバス・マスタが
DSO*又はDS1*を偽とするまで待機し(ステップ
86)、その後LOC DS及びUDSを偽とする(
ステップ88).これに応じて、フューチャーバスの調
停及び制御回路(40)は、現在真に設定されているE
N7及びEN8のイネーブル信号を偽に設定し、ローカ
ル・データ・バス(14)をフューチャーバス(12)
から切り離す(ステップ90). VMEバスの調停及び制御回路(3B)、V−F変換回
路(18)及びローカル・アドレス・デコーダ(46)
は、vMEバスのバス・マスタがまだAS*信号を真に
維持しているか否かを判断する(ステップ92)。この
AS*信号が真でなければ、VMEバスの調停及び制御
回路(38)は、VMEバス(lO)を開放し、イネー
プル信号EN3及びEN4を偽とし、V−F変換回路(
18)はV−LREQ信号を偽とし、ローカル・アドレ
ス・デコーダ(46)はL−FREQ信号を偽とする(
ステップ94)。VMEバスの調停及び制御回路(38
)は、V−F変換回路(18)がL−FREQ信号を偽
にしたことを検出すると、V−LREQ’信号を偽とす
る(ステップ96)。フューチャーバスの調停及び制御
回路(40)は、L−FREQ信号が偽に設定されると
、フューチャーバス(l2)を開放する(ステップ98
). VMEバス(10)上のバス・マスタは、「ブロック転
送」を実行する際には、フューチャーバス(l2)上の
一連のアドレスで256バイトまでのデータの変数を読
み出し又は書込みアクセスを行うことが出来る.ブロッ
ク転送を行う為には、バス・マスタは、アドレス変更子
ビットをブロック転送モードに設定し、適当なデータ・
ストローブ信号DSO*又はDS1*を繰り返し真及び
偽に設定しながら、アドレス・ストロープ信号As*を
連続的に発生する.ブロック書込みの場合には、一連の
データ・ストローブ信号の各々は、バス・マスタが新し
いデータ・ワードをバス上に出力した時を示している。
ブロック読み出しの場合には、一連のデータ・ストロー
ブ信号は、バス・マスタがバス・スレーブからのデータ
・ワードを受ける準備が出来ていることを示している.
ここで、バス・スレーブとは、バスを介してバス・マス
タが通信する相手の装置を意味する。バス・スレーブは
、データ・ストローブ信号が最初に真になったとき、V
MEバス(lO)上に出力されるアドレスの第1データ
を読み出し又は書込みする。その後、一連のデータ・ス
トローブ信号の発生に応じて、バス・スレーブは、一連
のアドレスのデータを記憶又は読み出し、データ・アク
ノリッジ信号をVMEバス(lO)上に出力する。読み
出し又ハ書込みのブロック転送の場合、必要なアドレス
を内部で発生する.バス・マスタがアドレス・ストロー
ブ信号を偽に設定すると、ブロック転送は終了する。
ブ信号は、バス・マスタがバス・スレーブからのデータ
・ワードを受ける準備が出来ていることを示している.
ここで、バス・スレーブとは、バスを介してバス・マス
タが通信する相手の装置を意味する。バス・スレーブは
、データ・ストローブ信号が最初に真になったとき、V
MEバス(lO)上に出力されるアドレスの第1データ
を読み出し又は書込みする。その後、一連のデータ・ス
トローブ信号の発生に応じて、バス・スレーブは、一連
のアドレスのデータを記憶又は読み出し、データ・アク
ノリッジ信号をVMEバス(lO)上に出力する。読み
出し又ハ書込みのブロック転送の場合、必要なアドレス
を内部で発生する.バス・マスタがアドレス・ストロー
ブ信号を偽に設定すると、ブロック転送は終了する。
フューチャーバス(12)もブロック転送モードを有す
るが、フューチャーバス(l2)のバス・スレーブは、
キャッシュ・メモリのデータの整合性の為に固定した少
数のデータ・ワードのみをブロック転送し得るに過ぎな
い.フューチャーバスのバス・スレーブが自身の限界に
達した場合には、データ終了信号EODをフューチャー
バスのバス・マスタに送る.フューチャーバスのバス・
マスタは、もっと多くのデータを読み出し又は書込みし
たければ、更に別のデータ転送動作を開始する。
るが、フューチャーバス(l2)のバス・スレーブは、
キャッシュ・メモリのデータの整合性の為に固定した少
数のデータ・ワードのみをブロック転送し得るに過ぎな
い.フューチャーバスのバス・スレーブが自身の限界に
達した場合には、データ終了信号EODをフューチャー
バスのバス・マスタに送る.フューチャーバスのバス・
マスタは、もっと多くのデータを読み出し又は書込みし
たければ、更に別のデータ転送動作を開始する。
第1図において、インタフェース回路(8)内のvME
バス(10)に接続されたアドレス発生器(47)は、
VMEバスのアドレス・ビット信号A(2:11)を受
けると共に、アドレス・ストロープ信号AS*、データ
・ストロープ信号DSO*及びDS1*並びにブロック
転送期間中を示すBTビットも受ける。アドレス・スト
ローブAS*が真になると、アドレス発生器(47)は
、アドレス・ビットA (2 : I 1)記憶すると
共にバッファ(49)に出力する。バッファ(49)は
、EN4信号に応じてローカル・アドレス・バス(16
)上にこれらのアドレス信号を出力する。
バス(10)に接続されたアドレス発生器(47)は、
VMEバスのアドレス・ビット信号A(2:11)を受
けると共に、アドレス・ストロープ信号AS*、データ
・ストロープ信号DSO*及びDS1*並びにブロック
転送期間中を示すBTビットも受ける。アドレス・スト
ローブAS*が真になると、アドレス発生器(47)は
、アドレス・ビットA (2 : I 1)記憶すると
共にバッファ(49)に出力する。バッファ(49)は
、EN4信号に応じてローカル・アドレス・バス(16
)上にこれらのアドレス信号を出力する。
(ローカル・アドレス・バス(16)の残りのビットは
、V−F変換回路(18)によりバッファ(22)を介
して供給される。)ブロック転送ビット信号BTが真に
なると、アドレス発生器(47)は、データ・ストロー
ブDSO*又はDSl*の一方の発生する毎にLA (
2 : 9)信号をインクリメントする。
、V−F変換回路(18)によりバッファ(22)を介
して供給される。)ブロック転送ビット信号BTが真に
なると、アドレス発生器(47)は、データ・ストロー
ブDSO*又はDSl*の一方の発生する毎にLA (
2 : 9)信号をインクリメントする。
従って、ブロック転送動作中に、VMEバスのバス・マ
スタは、DTACK*の後にAS*信号を発生し続け、
フューチャーバスの調停及び制御回路(40)は、第3
図のステップ(92)でA*信号を検出する。その後、
EOD信号が真でなければ(ステップ99)、ステップ
(70)〜(92)において別のデータ読み出し又は書
込み動作が実行される。ステップ(99)で、フューチ
ャーバスの調停及び制御回路(40)がEOD信号を検
出すると、インタフェース回路(8)の動作は、ステッ
プ(64)へ戻り、ローカル・ストロープ発生器(44
)がイネープル信号EN6を再び真にしてフューチャー
バス(12)上に更新したアドレスを出力する。その後
、ステップ(66)〜(92)において、書込み又は読
み出し動作が繰り返される。ステップ(90)でAS*
信号が偽になったことをフューチャーバスの調停及び制
御回路(40)が検出するまで、上述と同様のブロック
転送動作が継続される。その後、インタフェース回路(
8)は、ステップ(94)〜(98)の動作を上述のよ
うに実行し、ブロック転送を完了するとフューチャーバ
ス(12)を開放する。
スタは、DTACK*の後にAS*信号を発生し続け、
フューチャーバスの調停及び制御回路(40)は、第3
図のステップ(92)でA*信号を検出する。その後、
EOD信号が真でなければ(ステップ99)、ステップ
(70)〜(92)において別のデータ読み出し又は書
込み動作が実行される。ステップ(99)で、フューチ
ャーバスの調停及び制御回路(40)がEOD信号を検
出すると、インタフェース回路(8)の動作は、ステッ
プ(64)へ戻り、ローカル・ストロープ発生器(44
)がイネープル信号EN6を再び真にしてフューチャー
バス(12)上に更新したアドレスを出力する。その後
、ステップ(66)〜(92)において、書込み又は読
み出し動作が繰り返される。ステップ(90)でAS*
信号が偽になったことをフューチャーバスの調停及び制
御回路(40)が検出するまで、上述と同様のブロック
転送動作が継続される。その後、インタフェース回路(
8)は、ステップ(94)〜(98)の動作を上述のよ
うに実行し、ブロック転送を完了するとフューチャーバ
ス(12)を開放する。
第4図は、VMEバス(lO)のアドレスに対応付けら
れたフューチャーバスのアドレスにフューチャーバスの
バス・マスタがアクセスしようとする際に、インタフェ
ース回路(8)がどのように応答するかを示す信号流れ
図である。第1図及び第4図において、フューチャーバ
ス(l2)に接続されたバス・マスタがVMEバス(1
0)に対応付けられたフューチャーバスのアドレスに書
込み又は読み出しアクセスしようとする際に、このバス
・マスタは、フューチャーバス(1 2)の制milt
を調停で獲得し、フューチャーバス(12)上にアドレ
ス信号AD(2:31)を出力する。
れたフューチャーバスのアドレスにフューチャーバスの
バス・マスタがアクセスしようとする際に、インタフェ
ース回路(8)がどのように応答するかを示す信号流れ
図である。第1図及び第4図において、フューチャーバ
ス(l2)に接続されたバス・マスタがVMEバス(1
0)に対応付けられたフューチャーバスのアドレスに書
込み又は読み出しアクセスしようとする際に、このバス
・マスタは、フューチャーバス(1 2)の制milt
を調停で獲得し、フューチャーバス(12)上にアドレ
ス信号AD(2:31)を出力する。
ウィンドウ選択回路(200)は、フューチャーバスの
アドレスの上位ビットとベース・レジスタ(202)内
のデータ値とを比較し、フューチャーバスのアドレスが
VMEバス(10)上に対応付けられたか否かを判断す
る。このアドレスの対応付けがされていれば、ウィンド
ウ選択回路(200)は、要求信号F−LREQをフュ
ーチャーバスの調停及び制御回路(40)に送る(ステ
ップ102)。その後、フューチャーバスの調停及び制
御回路(40)は、ローカル調停回路(42)へのF−
LREQ’信号を真に設定してローカル・バスに対する
アクセス要求を行う(ステップl04)。ローカル・バ
スが開放されていれば、ローカル調停回路(42)は、
F−LGNT信号をフューチャーバスの調停及び制御回
路(40)に返す(ステップ106).これに応じて、
フューチャーバスの調停及び制御回路(40)は、イネ
ープル信号EN5を真に設定し(ステップ108)、バ
ッファ(26)をオンにしてフューチャーバスのアドレ
スをローカル・データ・バス(16)に送る。調停及び
制御回路(40)は、ストロープ信号UASも真に設定
する(ステップ110)。ローカル・ストローブ発生器
(44)は、UAS信号に応じてLOC AS信号を
真に設定する(ステップ112)。こうして、F−V変
換回路(28)は、ローカル・アドレス・バス(16)
上のフューチャーバス・アドレスを対応するVMEバス
・アドレスA(1:31)、適当なアドレス変更子ビッ
ト信号AM (0 : 5)及び適当なビット信号LW
ORD*に変換する。ウィンドウ選択回路(200)は
、LOC As信号を検出すると、F−VREQ信号
をVMEバスの調停及び制御回路(38)に転送する(
ステップ114)。これに応じて、VMEバスの調停及
び制御回路(38)は、VMEバス(I O)(7)制
御権の調停をした後、イネーブル信号EN2を真に設定
する(ステップ116),その後、VMEバスの調停及
び制御回路(38)は、VGNT信号をローカル・スト
ローブ発生器(44)に送り(ステップ118)、バッ
ファ(30)を介してVMEバスのアドレス、アドレス
変更子及びF−■変換回路(28)の出力LWORD*
をVMEバス(10)上に出力する。次に、フューチャ
ーバスの調停及び制御回路(40)は、VMEバスのア
ドレス・ストローブ信号AS*を真に設定し(ステップ
120)、イネーブル信号EN5を偽に設定してバッフ
ァ(26)をオフ状態にする。
アドレスの上位ビットとベース・レジスタ(202)内
のデータ値とを比較し、フューチャーバスのアドレスが
VMEバス(10)上に対応付けられたか否かを判断す
る。このアドレスの対応付けがされていれば、ウィンド
ウ選択回路(200)は、要求信号F−LREQをフュ
ーチャーバスの調停及び制御回路(40)に送る(ステ
ップ102)。その後、フューチャーバスの調停及び制
御回路(40)は、ローカル調停回路(42)へのF−
LREQ’信号を真に設定してローカル・バスに対する
アクセス要求を行う(ステップl04)。ローカル・バ
スが開放されていれば、ローカル調停回路(42)は、
F−LGNT信号をフューチャーバスの調停及び制御回
路(40)に返す(ステップ106).これに応じて、
フューチャーバスの調停及び制御回路(40)は、イネ
ープル信号EN5を真に設定し(ステップ108)、バ
ッファ(26)をオンにしてフューチャーバスのアドレ
スをローカル・データ・バス(16)に送る。調停及び
制御回路(40)は、ストロープ信号UASも真に設定
する(ステップ110)。ローカル・ストローブ発生器
(44)は、UAS信号に応じてLOC AS信号を
真に設定する(ステップ112)。こうして、F−V変
換回路(28)は、ローカル・アドレス・バス(16)
上のフューチャーバス・アドレスを対応するVMEバス
・アドレスA(1:31)、適当なアドレス変更子ビッ
ト信号AM (0 : 5)及び適当なビット信号LW
ORD*に変換する。ウィンドウ選択回路(200)は
、LOC As信号を検出すると、F−VREQ信号
をVMEバスの調停及び制御回路(38)に転送する(
ステップ114)。これに応じて、VMEバスの調停及
び制御回路(38)は、VMEバス(I O)(7)制
御権の調停をした後、イネーブル信号EN2を真に設定
する(ステップ116),その後、VMEバスの調停及
び制御回路(38)は、VGNT信号をローカル・スト
ローブ発生器(44)に送り(ステップ118)、バッ
ファ(30)を介してVMEバスのアドレス、アドレス
変更子及びF−■変換回路(28)の出力LWORD*
をVMEバス(10)上に出力する。次に、フューチャ
ーバスの調停及び制御回路(40)は、VMEバスのア
ドレス・ストローブ信号AS*を真に設定し(ステップ
120)、イネーブル信号EN5を偽に設定してバッフ
ァ(26)をオフ状態にする。
フューチャーバスの調停及び制御回路(40)は、フュ
ーチャーバス(12)上の制御信号をチェックし、書込
み動作か否かを判断し(ステップ126)、書込み動作
であれば、イネーブル信号EN7を真に設定し(ステッ
プ128Lバッファ(36)によりフューチャーバスの
アドレス/データ線をローカル・データ・バス(14)
に接続する。ステップ(126)で読み出し動作と判断
されると、調停及び制御回路(40)は、イネーブル信
号EN8を真に設定し(ステップ129)、バッファ(
34)をオン状態にする.その後、有効データがフュー
チャーバス(12)上に存在すると判断されると、調停
及び制御回路(40)は、UDS信号を出力する(ステ
ップ130)。ローカル・ストローブ発生器(44)は
、このUDS信号に応じてローカル・データ・ストロー
ブ信号LOC DSを真に設定し(ステップ132)
、これに応じて、VMEバスの調停及び制御回路(38
)がイネーブル信号EN3を真に設定する(ステップ1
34)。この結果、バッファ(32)を介してデータが
フューチャーバスのデータ線に出力され、転送されるデ
ータ・ワードの長さ及びバイト位置に対する適当なデー
タ・ストローブ信号DSO*及びDS1*の一方又は両
方を真に設定する(ステップl36)。VMEバス(1
0)のバス・スレーブ装置は、データ・ストローブ信号
DSO*又はDS1*の発生を検出すると、デ−タ・ア
クノリッジ信号DTACK*を出力する。
ーチャーバス(12)上の制御信号をチェックし、書込
み動作か否かを判断し(ステップ126)、書込み動作
であれば、イネーブル信号EN7を真に設定し(ステッ
プ128Lバッファ(36)によりフューチャーバスの
アドレス/データ線をローカル・データ・バス(14)
に接続する。ステップ(126)で読み出し動作と判断
されると、調停及び制御回路(40)は、イネーブル信
号EN8を真に設定し(ステップ129)、バッファ(
34)をオン状態にする.その後、有効データがフュー
チャーバス(12)上に存在すると判断されると、調停
及び制御回路(40)は、UDS信号を出力する(ステ
ップ130)。ローカル・ストローブ発生器(44)は
、このUDS信号に応じてローカル・データ・ストロー
ブ信号LOC DSを真に設定し(ステップ132)
、これに応じて、VMEバスの調停及び制御回路(38
)がイネーブル信号EN3を真に設定する(ステップ1
34)。この結果、バッファ(32)を介してデータが
フューチャーバスのデータ線に出力され、転送されるデ
ータ・ワードの長さ及びバイト位置に対する適当なデー
タ・ストローブ信号DSO*及びDS1*の一方又は両
方を真に設定する(ステップl36)。VMEバス(1
0)のバス・スレーブ装置は、データ・ストローブ信号
DSO*又はDS1*の発生を検出すると、デ−タ・ア
クノリッジ信号DTACK*を出力する。
VMEバスの調停及び制御回路(38)は、このDTA
CK*信号を待っている(ステップ13B).その後、
アクノリッジ信号LDTACKがフューチャーバスの調
停及び制御回路(40)に送られる(ステップ140)
。フューチャーバスの調停及び制御回路(40)は、フ
ューチャーバスのデータ・サイクルを完了しUDACK
信号を真に設定する(ステップ144)。VMEバス゛
の調停及び制御回路(38)は、DSO*及びDS1*
を偽に設定し(ステップ146)、イネーブル信号EN
3を真に設定して(ステップ14B)、VMEバスのデ
ータ・サイクルの完了を知らせ、ローカル・データ・バ
ス(14)をVMEバス(1o)から切り離す。同時に
、フューチャーバスの調停及び制御回路(40)は、適
当なイネーブル信号EN7又はEN8を偽に設定し、ロ
ーカル・データ・バス(14)をフューチャーバス(1
2)から切り離す(ステップl50)。
CK*信号を待っている(ステップ13B).その後、
アクノリッジ信号LDTACKがフューチャーバスの調
停及び制御回路(40)に送られる(ステップ140)
。フューチャーバスの調停及び制御回路(40)は、フ
ューチャーバスのデータ・サイクルを完了しUDACK
信号を真に設定する(ステップ144)。VMEバス゛
の調停及び制御回路(38)は、DSO*及びDS1*
を偽に設定し(ステップ146)、イネーブル信号EN
3を真に設定して(ステップ14B)、VMEバスのデ
ータ・サイクルの完了を知らせ、ローカル・データ・バ
ス(14)をVMEバス(1o)から切り離す。同時に
、フューチャーバスの調停及び制御回路(40)は、適
当なイネーブル信号EN7又はEN8を偽に設定し、ロ
ーカル・データ・バス(14)をフューチャーバス(1
2)から切り離す(ステップl50)。
フューチャーバスの調停及び制御回路(4o)は、フュ
ーチャーバスのアドレス・ストロープ信号をチェックし
てもっと多くのデータが送られてくるか否かを判断する
.更にデータが送られて来ると判断すると、調停及び制
御回路(40)は、ステップ(126)に戻り、別のデ
ータ読み出し又は書込みサイクルを実行する。ステップ
(154)で、フューチャーバスのアドレス・ストロー
ブ信号ASが偽であれば、調停及び制御回路(40)は
UAS信号を偽に設定する(ステップ156)。
ーチャーバスのアドレス・ストロープ信号をチェックし
てもっと多くのデータが送られてくるか否かを判断する
.更にデータが送られて来ると判断すると、調停及び制
御回路(40)は、ステップ(126)に戻り、別のデ
ータ読み出し又は書込みサイクルを実行する。ステップ
(154)で、フューチャーバスのアドレス・ストロー
ブ信号ASが偽であれば、調停及び制御回路(40)は
UAS信号を偽に設定する(ステップ156)。
その後、ローカル・ストロープ発生器(44)はLOC
AS信号を偽に設定する(ステップ160),この
LOC AS信号が偽になると、VMEバスの調停及
び制御回路(3日)は、EN2信号を偽にしてバッファ
(30)をオフ状態とし(ステップ162)、更に調停
及び制御回路(40)は、F−LREQ’信号を偽に設
定し(ステップ164)、フューチャーバスの調停及び
制御回路(40)が最早ローカル・バスを必要としてい
ないことがローカル調停回路(42)に通知される。ロ
ーカル・ストローブ発生器(44)は、フューチャーバ
スの調停及び制御回路(4o)がLOCKV信号を真に
設定しているか否かを判断し(ステップ165Lノーで
あれば、調停及び制御回路(40)がVMEバスのアド
レス・ストローブ信号AS*を偽に設定し(ステップ1
66)、VMEバス(10)が開放状態であることを示
す。
AS信号を偽に設定する(ステップ160),この
LOC AS信号が偽になると、VMEバスの調停及
び制御回路(3日)は、EN2信号を偽にしてバッファ
(30)をオフ状態とし(ステップ162)、更に調停
及び制御回路(40)は、F−LREQ’信号を偽に設
定し(ステップ164)、フューチャーバスの調停及び
制御回路(40)が最早ローカル・バスを必要としてい
ないことがローカル調停回路(42)に通知される。ロ
ーカル・ストローブ発生器(44)は、フューチャーバ
スの調停及び制御回路(4o)がLOCKV信号を真に
設定しているか否かを判断し(ステップ165Lノーで
あれば、調停及び制御回路(40)がVMEバスのアド
レス・ストローブ信号AS*を偽に設定し(ステップ1
66)、VMEバス(10)が開放状態であることを示
す。
しかし、ステップ165でフューチャーバスの調停及び
制御回路(40)がLOCKV信号を真に設定して、フ
ューチャーバスのバス・マスタがフューチャーバス(1
2)をロックしていることが示された場合には、調停及
び制御回路(4o)は、AS*信号を真に設定して、イ
ンタフェース回路(8)がVMEバス(10)を開放し
ていないことを示す。インタフェース回路(8)の動作
は、ステップ(102)に戻り、その後例えば、フュー
チャーバスのバス・マスタがVMEバス(10)の或る
位置に記憶されたデータ値に関する読み出し/変更/書
込み等の動作を実行する。
制御回路(40)がLOCKV信号を真に設定して、フ
ューチャーバスのバス・マスタがフューチャーバス(1
2)をロックしていることが示された場合には、調停及
び制御回路(4o)は、AS*信号を真に設定して、イ
ンタフェース回路(8)がVMEバス(10)を開放し
ていないことを示す。インタフェース回路(8)の動作
は、ステップ(102)に戻り、その後例えば、フュー
チャーバスのバス・マスタがVMEバス(10)の或る
位置に記憶されたデータ値に関する読み出し/変更/書
込み等の動作を実行する。
第5図は、第1図のV−F変換回路(18)の更に詳細
な構成を示したブロック図である。第5図において、V
−F変換回路(1日)は、ブロック転送モードを表すV
MEバスのアドレス変更子ビットの組合わせに応じてブ
ロック転送ビットBTを発生するデコーダ(210)を
含んでいる。
な構成を示したブロック図である。第5図において、V
−F変換回路(1日)は、ブロック転送モードを表すV
MEバスのアドレス変更子ビットの組合わせに応じてブ
ロック転送ビットBTを発生するデコーダ(210)を
含んでいる。
このBTビット信号は、何時VMEバスのデータ・スト
ローブに応じてアドレスをインクリメントすべきかを第
1図のアドレス発生器(47)に命令する。第1レベル
RAM (2 1 2)は、アドレス入力として、アド
レス変更子ビットAM (0 : 5)及びVMEバス
のアドレス・ビットA(24:31)を受ける。第2レ
ベルRAM (2 1 4)は、アドレス入力として、
RAM (2 1 2)の2つの出力SO及びS1並び
にVMEバスのアドレス・ビットA(12:23)を受
ける。変換データは、以下に説明する手順でローカル・
バスを介してRAM (2 1 2)及び(214)に
書き込まれる。第6図は、RAM (2 1 2)の各
記憶位置に記憶されたデータ・ワードの構造を示してお
り、第7図は、RAM (2 1 4)の各記憶位置に
記憶されたデータ・ワードの構造を示している。RAM
(214)のビットSO及びS1は、4つの第2レベル
・マップから1つを選択する。RAM(214)のビッ
トD(12:31)によりローカル・アドレス・ビット
LA(12:31)が得られる。RAM (2 1 2
)のデータ・ワードのビットO及び1は、夫々rPAG
E FAULTJ及びrVALIDIJのビットであ
り、RAM(214)のrVALID2Jのビットは、
ソフトウエアを組み込んだ仮想メモリの基本機能を与え
るのに用いられる。これら3つのビット信号は、VME
バスのアドレス・ストローブ信号A*に応じてデコーダ
(216)でデコードされる。
ローブに応じてアドレスをインクリメントすべきかを第
1図のアドレス発生器(47)に命令する。第1レベル
RAM (2 1 2)は、アドレス入力として、アド
レス変更子ビットAM (0 : 5)及びVMEバス
のアドレス・ビットA(24:31)を受ける。第2レ
ベルRAM (2 1 4)は、アドレス入力として、
RAM (2 1 2)の2つの出力SO及びS1並び
にVMEバスのアドレス・ビットA(12:23)を受
ける。変換データは、以下に説明する手順でローカル・
バスを介してRAM (2 1 2)及び(214)に
書き込まれる。第6図は、RAM (2 1 2)の各
記憶位置に記憶されたデータ・ワードの構造を示してお
り、第7図は、RAM (2 1 4)の各記憶位置に
記憶されたデータ・ワードの構造を示している。RAM
(214)のビットSO及びS1は、4つの第2レベル
・マップから1つを選択する。RAM(214)のビッ
トD(12:31)によりローカル・アドレス・ビット
LA(12:31)が得られる。RAM (2 1 2
)のデータ・ワードのビットO及び1は、夫々rPAG
E FAULTJ及びrVALIDIJのビットであ
り、RAM(214)のrVALID2Jのビットは、
ソフトウエアを組み込んだ仮想メモリの基本機能を与え
るのに用いられる。これら3つのビット信号は、VME
バスのアドレス・ストローブ信号A*に応じてデコーダ
(216)でデコードされる。
VALIDI及びVALID2のビットが真で、PAG
E FAULTのビットが偽の場合、デコー}’(2
16)は、V − L R E Q信号ヲ出力t ル。
E FAULTのビットが偽の場合、デコー}’(2
16)は、V − L R E Q信号ヲ出力t ル。
PAGE FAULTが真の場合には、デコード(2
16)は、■MEバスのバス・マスタが無効メモリ領域
をアクセスしようとしていることを表すPF信号を出力
する。このPF信号の命令に従って、フューチャーバス
の調停及び制御回路(40)は、フューチャーバス(l
2)上のコンピュータに割込み、VMEバスのページ無
効の指示を与え、フューチャーバスのコンピュータの適
切な動作を可能にする。第1図のV−F変換回路(18
)のLOCKF出力ビットは、第5図のRAM(214
)のビットAOとして記憶されているデータである。
16)は、■MEバスのバス・マスタが無効メモリ領域
をアクセスしようとしていることを表すPF信号を出力
する。このPF信号の命令に従って、フューチャーバス
の調停及び制御回路(40)は、フューチャーバス(l
2)上のコンピュータに割込み、VMEバスのページ無
効の指示を与え、フューチャーバスのコンピュータの適
切な動作を可能にする。第1図のV−F変換回路(18
)のLOCKF出力ビットは、第5図のRAM(214
)のビットAOとして記憶されているデータである。
第1図において、V−F変換回路(l8)は、VMEバ
スのアドレス変更子及びアドレス信号の所定の組合わせ
に応じてLOCKF信号を発生する。このLOCKF信
号は、フューチャーバスの調停及び制御回路(40)に
対して、他のフューチャーバス上の装置がフューチャー
バスの調停ヲ出来ないようにし、フューチャーバスのデ
ータ転送を停止させるロック・モードを他の装置群へ通
知するように命令する。その後、VMEバスのバス・マ
スタがフューチャーバス(12)へ書込みをしたり、又
はVMEバスのアドレス・ストローブAS*が偽となっ
てL−FREQ信号が偽となると、このロック・モード
は解除される。このLOCKF信号は、フューチャーバ
ス(12)の読み出し/変更/書込みの動作、即ち、バ
ス・マスタが特定のフューチャーバスのアドレスからデ
ータを読み出したり、そのデータを変更したり、そのデ
ータを同じフューチャーバスのアドレスに書き込んだり
するような動作を停止させる為に通常発生される。代表
的な動作としては、LOCKF信号は、RAM (2
1 4)の一部分の記憶領域に記憶されており、RAM
(2 1 2)の出力ビットSO及びSlが、読み出
し/変更/書込み動作を表すアドレス変更子AM(0:
5)に応じて特定の組合わせ状態になった時に出力され
る。
スのアドレス変更子及びアドレス信号の所定の組合わせ
に応じてLOCKF信号を発生する。このLOCKF信
号は、フューチャーバスの調停及び制御回路(40)に
対して、他のフューチャーバス上の装置がフューチャー
バスの調停ヲ出来ないようにし、フューチャーバスのデ
ータ転送を停止させるロック・モードを他の装置群へ通
知するように命令する。その後、VMEバスのバス・マ
スタがフューチャーバス(12)へ書込みをしたり、又
はVMEバスのアドレス・ストローブAS*が偽となっ
てL−FREQ信号が偽となると、このロック・モード
は解除される。このLOCKF信号は、フューチャーバ
ス(12)の読み出し/変更/書込みの動作、即ち、バ
ス・マスタが特定のフューチャーバスのアドレスからデ
ータを読み出したり、そのデータを変更したり、そのデ
ータを同じフューチャーバスのアドレスに書き込んだり
するような動作を停止させる為に通常発生される。代表
的な動作としては、LOCKF信号は、RAM (2
1 4)の一部分の記憶領域に記憶されており、RAM
(2 1 2)の出力ビットSO及びSlが、読み出
し/変更/書込み動作を表すアドレス変更子AM(0:
5)に応じて特定の組合わせ状態になった時に出力され
る。
第2図において、フューチャーバス(工2)上のコンピ
ュータ(6)は、低速のメイン・メモリ(3)からのデ
ータ・ブロックをより高速のキャッシュ・メモリ(7)
ヘコビーし、その後は、メイン・メモリ(3)ではなく
、キャッシュ・メモリ(7)内のデータの読み出し及び
書込みを実行する。インタフェース回路(8)のような
フューチャーバス(12)上の他の装置が、その後でメ
イン・メモリ(3)内の同じ領域のデータを読み出した
場合、この読み出したデータは、キャッシュ・メモリ(
7)内の対応するデータが更新された際に更新されてい
ないので、古いデータである。
ュータ(6)は、低速のメイン・メモリ(3)からのデ
ータ・ブロックをより高速のキャッシュ・メモリ(7)
ヘコビーし、その後は、メイン・メモリ(3)ではなく
、キャッシュ・メモリ(7)内のデータの読み出し及び
書込みを実行する。インタフェース回路(8)のような
フューチャーバス(12)上の他の装置が、その後でメ
イン・メモリ(3)内の同じ領域のデータを読み出した
場合、この読み出したデータは、キャッシュ・メモリ(
7)内の対応するデータが更新された際に更新されてい
ないので、古いデータである。
また、フューチャーバス(12)上の別の装置がメイン
・メモリ(3)にデータを書き込んだ場合、キャッシュ
・メモリ(7)内の対応するデータが古いデータとなる
。
・メモリ(3)にデータを書き込んだ場合、キャッシュ
・メモリ(7)内の対応するデータが古いデータとなる
。
キャッシュ・メモリとメイン・メモリ内のデータを確実
に整合させる為に、コンピュータ(4)は、メイン・メ
モリ(3)に読み出しアクセスをしようとする際、その
アドレス・サイクル中にフューチャーバス(12)上に
スヌープ信号SNOOPを出力する。コンピュータ(6
)のようなフューチャーバス(l2)上の他の装置が、
メイン・メモリのアドレスに記憶されたデータに整合さ
せる為にキャッシュ・メモリを制御していれば、コンピ
ュータ(6)は、リトライ信号RETRYを発生し、コ
ンピュータ(4)にアドレス・サイクルの終了前にフュ
ーチャーバス(12)の制御権を放棄させる。この時点
で、コンピュータ(6)は、フューチャーバス(l2)
の制御権を獲得し、キャッシュ・メモリ(7)からの適
切なデータをメイン・メモリ(3)に書込む。その後、
コンピュータ(4)がアドレス・サイクルを繰返す際に
、コンピュータ(6)は、スヌープ信号を無視し、コン
ピュータ(4)にアドレス・サイクル及びデータ・サイ
クルの両方を完了させるので、コンピュータ(4)が読
み出したデータとキャッシュ・メモリ内のデータとは同
一になる。コンピュータ(4)がメイン・メモリ(3)
に書込みアクセスを実行する際にもコンピュータ(6)
は同様の動作を実行する為にキャッシュ・メモリを制御
する。
に整合させる為に、コンピュータ(4)は、メイン・メ
モリ(3)に読み出しアクセスをしようとする際、その
アドレス・サイクル中にフューチャーバス(12)上に
スヌープ信号SNOOPを出力する。コンピュータ(6
)のようなフューチャーバス(l2)上の他の装置が、
メイン・メモリのアドレスに記憶されたデータに整合さ
せる為にキャッシュ・メモリを制御していれば、コンピ
ュータ(6)は、リトライ信号RETRYを発生し、コ
ンピュータ(4)にアドレス・サイクルの終了前にフュ
ーチャーバス(12)の制御権を放棄させる。この時点
で、コンピュータ(6)は、フューチャーバス(l2)
の制御権を獲得し、キャッシュ・メモリ(7)からの適
切なデータをメイン・メモリ(3)に書込む。その後、
コンピュータ(4)がアドレス・サイクルを繰返す際に
、コンピュータ(6)は、スヌープ信号を無視し、コン
ピュータ(4)にアドレス・サイクル及びデータ・サイ
クルの両方を完了させるので、コンピュータ(4)が読
み出したデータとキャッシュ・メモリ内のデータとは同
一になる。コンピュータ(4)がメイン・メモリ(3)
に書込みアクセスを実行する際にもコンピュータ(6)
は同様の動作を実行する為にキャッシュ・メモリを制御
する。
しかし、この場合にはキャッシュ・メモリ(7)の内容
を整合させる為に、コンピュータ(4)が一旦書込みア
クセスを完了してから、コンピュータ(6)がメイン・
メモリからデータを読み出してキャッシュ・メモリ(7
)にそのデータを書込む. 第1図において、V−F変換回路(18)は、フューチ
ャーバスのキャッシュ・メモリのデータを整合させる為
に、フューチャーバス(12)上でスヌーブ動作を実行
すべきか否かを示す為に、フューチャーバスの特定のア
ドレスを発生する際にスヌープ信号SNOOPを出力す
る。フューチャーバスの調停及び制御回路(40)は、
このスヌープ信号をフューチャーバス(12)上に出力
すると共に、フューチャーバス上のキャッシュ・マスク
からのりトライ要求に応じて適切な動作を実行する。第
1図、第5図及び第7図を参照するに、第1図のV−F
変換回路(18)のスヌーブ信号出力SNOOPは、R
AM (2 1 4)に記憶されたビット信号DIによ
って制御される。後述するように、フューチャーバス(
l2)上の装置は、RAM (2 1 4)の各記憶位
置にデータの書込みを実行することが可能であり、VM
Eバスとフューチャーバスのアドレス変換の調整だけで
なく、スヌーブ動作が必要になった場合にスヌープ信号
SNOOPの状態を適正に設定することも出来る。
を整合させる為に、コンピュータ(4)が一旦書込みア
クセスを完了してから、コンピュータ(6)がメイン・
メモリからデータを読み出してキャッシュ・メモリ(7
)にそのデータを書込む. 第1図において、V−F変換回路(18)は、フューチ
ャーバスのキャッシュ・メモリのデータを整合させる為
に、フューチャーバス(12)上でスヌーブ動作を実行
すべきか否かを示す為に、フューチャーバスの特定のア
ドレスを発生する際にスヌープ信号SNOOPを出力す
る。フューチャーバスの調停及び制御回路(40)は、
このスヌープ信号をフューチャーバス(12)上に出力
すると共に、フューチャーバス上のキャッシュ・マスク
からのりトライ要求に応じて適切な動作を実行する。第
1図、第5図及び第7図を参照するに、第1図のV−F
変換回路(18)のスヌーブ信号出力SNOOPは、R
AM (2 1 4)に記憶されたビット信号DIによ
って制御される。後述するように、フューチャーバス(
l2)上の装置は、RAM (2 1 4)の各記憶位
置にデータの書込みを実行することが可能であり、VM
Eバスとフューチャーバスのアドレス変換の調整だけで
なく、スヌーブ動作が必要になった場合にスヌープ信号
SNOOPの状態を適正に設定することも出来る。
第8図は、第1図のF−V変換回路(28)の構成を更
に詳細に示すブロック図である.F−V変換回路(28
)は、アドレス入力としてローカル・アドレス・ビット
LA (25 7 2B)を有するRAM (3 0
0)を含んでいる。第9図に示すように、RAM(30
0)は、VMEバスのアドレス変更子ビットAM(0:
5)、アドレス・ビットAC25:31)及びビット信
号rQUADLETJを記憶し、出力する。これら変換
データは、ローカル・データ・バスを介して以下に説明
する手順でRAM (3 0 0)に書き込まれる。デ
コーダ(302)は、ローカル・アドレス・ビットLA
(29 : 3 1)の特定の組合わせに応じて読み
出しイネーブル信号をRAM (3 0 0)に転送す
る。RAM (3 0 0)のビット出力信号QUAD
LET,第1図のフューチャーバスの調停及び制御回路
(40)のセレクト・ビッ}LANE(フューチャーバ
ス(12)及びVMEバス(10)間で転送されるべき
データのフューチャーバス(l2)上における長さ及び
位置を示す)、ローカル・アドレス信号LOC As
及びデータ・ストローブ信号LOC DSは、ワード
長ロジック回路(304)に入力される。ビット信号Q
UADLETは、セットされると、例えば32ビット(
長いワード)のワード長を指示し得る。ワード長ロジッ
ク回路(304)は、入力信号の状態に応じて適当に設
定したDSO’ 、DSI’AS’ 、LWORD*及
びAI’のビット信号を発生する。ビット信号DSO’
及びDSI’は、DSO*及びDS1*の状態をどのよ
うに設定すべきかをVMEバスの調停及び制御回路(3
8)に伝える。(DSO*、DS1*、LWORD*及
びAIの信号は全部で、データ転送中にどのデータ・バ
イト位置がアクセスされるかを示している。)また、A
S’信号は、VMEバスのアドレス・ストローブ信号A
S*が何時発生するかを調停及び制御回路(38)に伝
える. フューチャーバスのバス・マスタがフューチャーバスの
データ・サイクル中に転送する制御データは、アクセス
すべきワードの長さ及びバイト位置を示しており、これ
に応じて、フューチャーバスの調停及び制御回路(40
)は、このデータを含むLANEデータを第8図の回路
(304)に転送する。VMEバスのバス・スレーブは
、アドレス・ストローブ信号AS*が発生した時にVM
Eバス(10)上に出力されるビット信号LWORD*
及びA1によってデータ転送の長さ及びバイト位置を部
分的に判断するので、VMEバスの調停及び制御回路(
38)は、フューチャーバスのデータ・サイクルまで、
AS*の発生を遅延させなければならない。具体的には
、F−V変換回路28の出力ビッ}QUADLETが真
でなければ、第8図のワード長ロジック回路(304)
は、フューチャーバスのデータ・サイクル中にフューチ
ャーバスの調停及び制御回路(40)から出力されるL
ANEデータに基づいてAI、DSO’DSI’及びL
WOREのビットの適切な状態を決定し、ローカル・ス
トロープ発生器(44)が、回路(38)にAS’信号
が送られる前に、LOC DS信号を発生するまで、
ワード長ロジック回路(304)は待機する。この場合
、VMEバスのアドレス・ストローブ信号AS*は、第
4図のステップ(118)の後ではなく、ステップ(1
32)の後で真に設定される。このAS本信号を真に設
定するのを遅延させることにより、■MEバスのスレー
ブがアドレス・データの取り込み及び確認をする待ち時
間が長くなるので、VMEバスの動作は遅くなる。
に詳細に示すブロック図である.F−V変換回路(28
)は、アドレス入力としてローカル・アドレス・ビット
LA (25 7 2B)を有するRAM (3 0
0)を含んでいる。第9図に示すように、RAM(30
0)は、VMEバスのアドレス変更子ビットAM(0:
5)、アドレス・ビットAC25:31)及びビット信
号rQUADLETJを記憶し、出力する。これら変換
データは、ローカル・データ・バスを介して以下に説明
する手順でRAM (3 0 0)に書き込まれる。デ
コーダ(302)は、ローカル・アドレス・ビットLA
(29 : 3 1)の特定の組合わせに応じて読み
出しイネーブル信号をRAM (3 0 0)に転送す
る。RAM (3 0 0)のビット出力信号QUAD
LET,第1図のフューチャーバスの調停及び制御回路
(40)のセレクト・ビッ}LANE(フューチャーバ
ス(12)及びVMEバス(10)間で転送されるべき
データのフューチャーバス(l2)上における長さ及び
位置を示す)、ローカル・アドレス信号LOC As
及びデータ・ストローブ信号LOC DSは、ワード
長ロジック回路(304)に入力される。ビット信号Q
UADLETは、セットされると、例えば32ビット(
長いワード)のワード長を指示し得る。ワード長ロジッ
ク回路(304)は、入力信号の状態に応じて適当に設
定したDSO’ 、DSI’AS’ 、LWORD*及
びAI’のビット信号を発生する。ビット信号DSO’
及びDSI’は、DSO*及びDS1*の状態をどのよ
うに設定すべきかをVMEバスの調停及び制御回路(3
8)に伝える。(DSO*、DS1*、LWORD*及
びAIの信号は全部で、データ転送中にどのデータ・バ
イト位置がアクセスされるかを示している。)また、A
S’信号は、VMEバスのアドレス・ストローブ信号A
S*が何時発生するかを調停及び制御回路(38)に伝
える. フューチャーバスのバス・マスタがフューチャーバスの
データ・サイクル中に転送する制御データは、アクセス
すべきワードの長さ及びバイト位置を示しており、これ
に応じて、フューチャーバスの調停及び制御回路(40
)は、このデータを含むLANEデータを第8図の回路
(304)に転送する。VMEバスのバス・スレーブは
、アドレス・ストローブ信号AS*が発生した時にVM
Eバス(10)上に出力されるビット信号LWORD*
及びA1によってデータ転送の長さ及びバイト位置を部
分的に判断するので、VMEバスの調停及び制御回路(
38)は、フューチャーバスのデータ・サイクルまで、
AS*の発生を遅延させなければならない。具体的には
、F−V変換回路28の出力ビッ}QUADLETが真
でなければ、第8図のワード長ロジック回路(304)
は、フューチャーバスのデータ・サイクル中にフューチ
ャーバスの調停及び制御回路(40)から出力されるL
ANEデータに基づいてAI、DSO’DSI’及びL
WOREのビットの適切な状態を決定し、ローカル・ス
トロープ発生器(44)が、回路(38)にAS’信号
が送られる前に、LOC DS信号を発生するまで、
ワード長ロジック回路(304)は待機する。この場合
、VMEバスのアドレス・ストローブ信号AS*は、第
4図のステップ(118)の後ではなく、ステップ(1
32)の後で真に設定される。このAS本信号を真に設
定するのを遅延させることにより、■MEバスのスレー
ブがアドレス・データの取り込み及び確認をする待ち時
間が長くなるので、VMEバスの動作は遅くなる。
しかし、VMEバスのアドレス空間の特定の部分に記憶
された総てのデータが32ビット(即ち、長いワード)
形式であることが判っていれば、VMEバスのアドレス
空間の当該部分に対応するRAM(300)の記憶位置
のビット信号QUADLETを真に設定しても良い。こ
のQUADLETビットを真に設定すると、ワード長ロ
ジック回路(304)は、32ビットのデータ転送を指
示する為にAI,DSO’ 、DS!’及びLWORD
*を真に設定し、ローカル・アドレス・ストローブLO
C Asの検出直後にAS’信号を発生する。このA
S’信号により、第4図のステップ(120)の後、フ
ェーチャーバスのデータ・サイクルを待つことなく直ち
にAS*信号が発生したことが調停及び制御回路(38
)に伝えられる。
された総てのデータが32ビット(即ち、長いワード)
形式であることが判っていれば、VMEバスのアドレス
空間の当該部分に対応するRAM(300)の記憶位置
のビット信号QUADLETを真に設定しても良い。こ
のQUADLETビットを真に設定すると、ワード長ロ
ジック回路(304)は、32ビットのデータ転送を指
示する為にAI,DSO’ 、DS!’及びLWORD
*を真に設定し、ローカル・アドレス・ストローブLO
C Asの検出直後にAS’信号を発生する。このA
S’信号により、第4図のステップ(120)の後、フ
ェーチャーバスのデータ・サイクルを待つことなく直ち
にAS*信号が発生したことが調停及び制御回路(38
)に伝えられる。
フューチャーバス(12)に接続された装置は、第5図
のRAM (2 1 2)及び(214)又は第8図の
RAM (3 0 0)に記憶されたマッピング・デー
タや他のデータを変更することが出来る。
のRAM (2 1 2)及び(214)又は第8図の
RAM (3 0 0)に記憶されたマッピング・デー
タや他のデータを変更することが出来る。
第1図及び第5図において、RAM <2 1 2)及
び(214)のデータ記憶位置は、ベース・レジスタ(
202)に記憶されたデータ値LSPによって決まる範
囲内のフューチャーバス・アドレスに対応付けられてい
る。(ベース・レジスタ(202)は、フューチャーバ
スの固定アドレスに対応付けられており、フューチャー
バス上の装置は、従来のフューチャーバス・インタフェ
ース回路(204)を介してベース・レジスタ(202
)内のデータvSP及びLSPを調整し得る。)第10
図に示すように、ウィンドウ選択回路(200)は、フ
ューチャーバス(12)上でデータLSPによって示さ
れた範囲内のアドレスを検出すると、F−LREQ信号
をフューチャーバスの調停及び制御回路(40)に転送
する(ステップ220)。フューチャーバスの調停及び
制御回路(40)は、二〇F−LREQ信号に応じてF
−LREQ’信号をローカル調停回路(42)へ送る(
ステップ222)。このローカル・バスが開放されてい
る時には、ローカル調停回路(42)は、F−LGNT
信号を返す(ステップ226).その後、フューチャー
バスの調停及び制御回路(40)は、イネーブル信号E
N5を真に設定してバッファ(26)をオン状態とし(
ステップ228)、UASストローブ信号を真に設定す
る(ステップ230)。ローカル・ストローブ発生器(
44)は、その後、LOC AS信号を真に設定し(
ステップ232)、インタフェース装置(8)上の種々
のアドレス可能な装置(■一F変換回路(18)及びF
−V変換回路(28)を含む)にローカル・アドレス・
バス上のアドレスを取り込ませる。その後、フューチャ
ーバスの調停及び制御回路(40)は、イネーブル信号
EN5を偽に設定し(ステップ234)、V−F変換回
路(18)に供給された読出/書込信号R/Wを真に設
定して書込み動作を指示する(ステップ235)。フュ
ーチャーバス調停及び制御回路(40)は、イネーブル
信号EN7を真に設定してフューチャーバス(12)を
バッファ(36)を介してローカル・データ・バス(l
4)に接続し(ステップ236)、フューチャーバス(
12)上に有効データが存在する時には、ストロープ信
号UDSを真に設定する(ステップ238)。口−カル
・ストロープ発生器(44)は、このUDS信号に応じ
てLOC DS信号を真に設定し(ステップ240)
、.:.れによりLOC AS信号が最後に真に設定
された時、ローカル・アドレス・バス上に出力されたア
ドレスのデータがRAMの1つに記憶される。ローカル
・ストローフ発生器(44)はイネーブル信号EN7を
偽とし(ステップ244)、その後UDACK信号を真
に設定する(ステップ246)。その後、調停及び制御
回路(40)は、UAS信号を偽に設定する(ステップ
247),これに応じて、ローカル・ストローブ発生器
(44)は、LOC AS信号を偽に設定する(ステ
ップ248).フューチャーバス調停及び制御回路(4
o)はF−LREQ′信号を偽に設定してローカル・バ
スを開放する(ステップ250)。フューチャーバス(
l2)に接続された装置は、同様の手順を経て第8図の
RAM(300)に記憶されたデータを変更することが
可能である。
び(214)のデータ記憶位置は、ベース・レジスタ(
202)に記憶されたデータ値LSPによって決まる範
囲内のフューチャーバス・アドレスに対応付けられてい
る。(ベース・レジスタ(202)は、フューチャーバ
スの固定アドレスに対応付けられており、フューチャー
バス上の装置は、従来のフューチャーバス・インタフェ
ース回路(204)を介してベース・レジスタ(202
)内のデータvSP及びLSPを調整し得る。)第10
図に示すように、ウィンドウ選択回路(200)は、フ
ューチャーバス(12)上でデータLSPによって示さ
れた範囲内のアドレスを検出すると、F−LREQ信号
をフューチャーバスの調停及び制御回路(40)に転送
する(ステップ220)。フューチャーバスの調停及び
制御回路(40)は、二〇F−LREQ信号に応じてF
−LREQ’信号をローカル調停回路(42)へ送る(
ステップ222)。このローカル・バスが開放されてい
る時には、ローカル調停回路(42)は、F−LGNT
信号を返す(ステップ226).その後、フューチャー
バスの調停及び制御回路(40)は、イネーブル信号E
N5を真に設定してバッファ(26)をオン状態とし(
ステップ228)、UASストローブ信号を真に設定す
る(ステップ230)。ローカル・ストローブ発生器(
44)は、その後、LOC AS信号を真に設定し(
ステップ232)、インタフェース装置(8)上の種々
のアドレス可能な装置(■一F変換回路(18)及びF
−V変換回路(28)を含む)にローカル・アドレス・
バス上のアドレスを取り込ませる。その後、フューチャ
ーバスの調停及び制御回路(40)は、イネーブル信号
EN5を偽に設定し(ステップ234)、V−F変換回
路(18)に供給された読出/書込信号R/Wを真に設
定して書込み動作を指示する(ステップ235)。フュ
ーチャーバス調停及び制御回路(40)は、イネーブル
信号EN7を真に設定してフューチャーバス(12)を
バッファ(36)を介してローカル・データ・バス(l
4)に接続し(ステップ236)、フューチャーバス(
12)上に有効データが存在する時には、ストロープ信
号UDSを真に設定する(ステップ238)。口−カル
・ストロープ発生器(44)は、このUDS信号に応じ
てLOC DS信号を真に設定し(ステップ240)
、.:.れによりLOC AS信号が最後に真に設定
された時、ローカル・アドレス・バス上に出力されたア
ドレスのデータがRAMの1つに記憶される。ローカル
・ストローフ発生器(44)はイネーブル信号EN7を
偽とし(ステップ244)、その後UDACK信号を真
に設定する(ステップ246)。その後、調停及び制御
回路(40)は、UAS信号を偽に設定する(ステップ
247),これに応じて、ローカル・ストローブ発生器
(44)は、LOC AS信号を偽に設定する(ステ
ップ248).フューチャーバス調停及び制御回路(4
o)はF−LREQ′信号を偽に設定してローカル・バ
スを開放する(ステップ250)。フューチャーバス(
l2)に接続された装置は、同様の手順を経て第8図の
RAM(300)に記憶されたデータを変更することが
可能である。
第11図は、第1図のアドレス発生器(47)の更に詳
細な構成を示すブロック図である。アドレス発生器(4
7)は、VMEバスのアドレス・ストロープ信号が発生
した時に、VMEバスのアドレス・ビットA (2 :
9)をローカル・バス・アドレス・ビットLA (2
: 9)として記憶及び出力するプログラマブル・カ
ウンタ(308)を含んでいる。VMEバスのアドレス
・ビットA(10:11)Lローカル・アドレス・ビッ
トLA (10 : 1 1)を直接制御する。DSO
*及びDS1*信号は、オア・ゲート(310)の反転
入力端に供給される。オア・ゲート(310)の出力及
びV−F変換回路(18)の出力したブロック転送ビッ
トBTは、アンド・ゲート(312)の入力を制御する
。アンド・ゲート(312)の出力は、ブロック転送期
間中、信号DSO*又はDS*の前縁でカウンタ(30
B)をクロック駆動し、ローカル・アドレス・ビットL
A (2 : 9)は、VMEバスの各データ・サイク
ル中にインクリメントされる. 以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。
細な構成を示すブロック図である。アドレス発生器(4
7)は、VMEバスのアドレス・ストロープ信号が発生
した時に、VMEバスのアドレス・ビットA (2 :
9)をローカル・バス・アドレス・ビットLA (2
: 9)として記憶及び出力するプログラマブル・カ
ウンタ(308)を含んでいる。VMEバスのアドレス
・ビットA(10:11)Lローカル・アドレス・ビッ
トLA (10 : 1 1)を直接制御する。DSO
*及びDS1*信号は、オア・ゲート(310)の反転
入力端に供給される。オア・ゲート(310)の出力及
びV−F変換回路(18)の出力したブロック転送ビッ
トBTは、アンド・ゲート(312)の入力を制御する
。アンド・ゲート(312)の出力は、ブロック転送期
間中、信号DSO*又はDS*の前縁でカウンタ(30
B)をクロック駆動し、ローカル・アドレス・ビットL
A (2 : 9)は、VMEバスの各データ・サイク
ル中にインクリメントされる. 以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。
[発明の効果]
本発明によるインタフェース装置によれば、アドレス変
換手段により第1バスのアドレス空間が第2バスのアド
レス空間に対応付けられており、この対応に基づいて第
1バスのバス・マスタが第2バス上の装置に直接アクセ
スすることが出来、高速のデータ通信が可能になる。更
に、第2バスに接続されたメイン・メモリ及びキャッシ
ュ・メモリのデータが必要に応じて適宜整合されるので
、システム全体におけるデータの不一致等の混乱が回避
出来る.また、第1バスのバス・マスタが第2バスに対
して読み出し又は書込みのアクセスを実行している期間
中、必要に応じて第2バスの制御権をロックすることが
出来るので、第1バスのバス・マスタによる第2バスへ
のアクセス動作が中断されることなく、高速なデータ転
送が可能になる。
換手段により第1バスのアドレス空間が第2バスのアド
レス空間に対応付けられており、この対応に基づいて第
1バスのバス・マスタが第2バス上の装置に直接アクセ
スすることが出来、高速のデータ通信が可能になる。更
に、第2バスに接続されたメイン・メモリ及びキャッシ
ュ・メモリのデータが必要に応じて適宜整合されるので
、システム全体におけるデータの不一致等の混乱が回避
出来る.また、第1バスのバス・マスタが第2バスに対
して読み出し又は書込みのアクセスを実行している期間
中、必要に応じて第2バスの制御権をロックすることが
出来るので、第1バスのバス・マスタによる第2バスへ
のアクセス動作が中断されることなく、高速なデータ転
送が可能になる。
第1図は、本発明のインタフェース装置の一実施例の構
成を示すブロック図、第2図は、本発明のインタフェー
ス装置を含むシステム全体の概略を示すブロック図、第
3図は、VMEバスのバス・マスタがフューチャーバス
のアドレスに対応付けされるVMEバスのアドレスによ
るアクセスをする際のインタフェース装置の処理を示す
信号流れ図、第4図は、フューチャーバスのバス・マス
タがVMEバスのアドレスに対応付けされるフューチャ
ーバスのアドレスによりアクセスをする際のインタフェ
ース装置の処理を示す信号流れ図、第5図は、第1図の
V−F変換回路の構成を更に詳細に示すブロック図、第
6図は、第5図のRAMに記憶されているデータ・ワー
ドの割り当て状態を示す図、第7図は、第5図の別のR
AMに記憶されているデータ・ワードの割り当て状態を
示す図、第8図は、第1図のF−V変換回路の構成を示
すブロック図、第9図は、第8図のRAMに記憶されて
いるデータ・ワードの割り当て状態を示す図、第10図
は、フューチャーバスのバス・マスタがインタフェース
装置にマッピング・データを書込む際の処理を示す信号
流れ図、第11図は、第1図のアドレス発生回路の構成
を示すブロック図である。 (3)二メイン・メモリ (7):キャッシェ・メモリ (8): インタフェース装置 :第1バス(VMEバス) :第2(フューチャーバス) :アドレス変換手段(F−V変換回路):制御手段(調
停及び制御回路)
成を示すブロック図、第2図は、本発明のインタフェー
ス装置を含むシステム全体の概略を示すブロック図、第
3図は、VMEバスのバス・マスタがフューチャーバス
のアドレスに対応付けされるVMEバスのアドレスによ
るアクセスをする際のインタフェース装置の処理を示す
信号流れ図、第4図は、フューチャーバスのバス・マス
タがVMEバスのアドレスに対応付けされるフューチャ
ーバスのアドレスによりアクセスをする際のインタフェ
ース装置の処理を示す信号流れ図、第5図は、第1図の
V−F変換回路の構成を更に詳細に示すブロック図、第
6図は、第5図のRAMに記憶されているデータ・ワー
ドの割り当て状態を示す図、第7図は、第5図の別のR
AMに記憶されているデータ・ワードの割り当て状態を
示す図、第8図は、第1図のF−V変換回路の構成を示
すブロック図、第9図は、第8図のRAMに記憶されて
いるデータ・ワードの割り当て状態を示す図、第10図
は、フューチャーバスのバス・マスタがインタフェース
装置にマッピング・データを書込む際の処理を示す信号
流れ図、第11図は、第1図のアドレス発生回路の構成
を示すブロック図である。 (3)二メイン・メモリ (7):キャッシェ・メモリ (8): インタフェース装置 :第1バス(VMEバス) :第2(フューチャーバス) :アドレス変換手段(F−V変換回路):制御手段(調
停及び制御回路)
Claims (1)
- 【特許請求の範囲】 1、第1バス・マスタによって制御される第1バスとメ
イン・メモリ及びキャッシュ・メモリが接続された第2
バスとの間のデータ通信を行うインタフェース装置であ
って、 上記第1バスの第1アドレス空間を上記第2バスの第2
アドレス空間に対応付け、上記第1バス・マスタから上
記第1バスに供給された第1アドレスを上記第2アドレ
ス空間内の対応する第2アドレスに変換するアドレス変
換手段と、上記第1及び第2バスの間に接続され、上記
メイン・メモリ内の上記第2アドレスのデータが上記キ
ャッシュ・メモリ内のデータに対応している場合、上記
第1バス・マスタが上記メイン・メモリの第2アドレス
のデータを読み出す前に、上記メイン・メモリの第2ア
ドレスのデータを上記キャッシュ・メモリ内の対応する
データで更新し、又は上記第1バス・マスタが上記メイ
ン・メモリの上記第2アドレスにデータを書き込んだ後
に、この書込みデータで上記キャッシュ・メモリの対応
するデータを更新する制御手段とを具えることを特徴と
するインタフェース装置。 2、第1及び第2バスの間のデータ通信を行うインタフ
ェース装置であって、 上記第1バスのアドレス空間を上記第2バスのアドレス
空間に対応付け、上記第1バスのバス・マスタから上記
第1バスに供給された第1アドレスを上記第2バスのア
ドレス空間内の対応する第2アドレスに変換すると共に
、ロック信号を発生するアドレス変換手段と、 上記第1及び第2バス間に接続され、上記第2バスの制
御権を獲得し、上記第2アドレスを上記第2バス上に供
給することにより、上記第1バスのバス・マスタが上記
第2バスに対する書込み又は読み出し動作を実行してい
る期間中、上記ロック信号に応じて上記第2バスをロッ
クし、上記第2バスに接続された他の装置が上記第2バ
スの制御権を獲得するのを防止する制御手段とを具える
ことを特徴とするインタフェース装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US33483089A | 1989-04-07 | 1989-04-07 | |
US07/335,173 US5072369A (en) | 1989-04-07 | 1989-04-07 | Interface between buses attached with cached modules providing address space mapped cache coherent memory access with SNOOP hit memory updates |
US334,830 | 1989-04-07 | ||
US335,173 | 1989-04-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02293958A true JPH02293958A (ja) | 1990-12-05 |
Family
ID=26989414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2091982A Pending JPH02293958A (ja) | 1989-04-07 | 1990-04-06 | インタフェース装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02293958A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05189383A (ja) * | 1991-07-22 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | マルチプロセッサデータ処理システム及びインターフェース装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59149550A (ja) * | 1982-12-06 | 1984-08-27 | デイジタル・イクイプメント・コ−ポレ−シヨン | マルチプロセツサシステムのアドレス変換ユニツト |
JPS6045872A (ja) * | 1983-08-23 | 1985-03-12 | Mitsubishi Electric Corp | 高速緩衝記憶装置 |
JPS62203252A (ja) * | 1986-03-03 | 1987-09-07 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
JPS6345669A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | マルチプロセツサシステム |
-
1990
- 1990-04-06 JP JP2091982A patent/JPH02293958A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59149550A (ja) * | 1982-12-06 | 1984-08-27 | デイジタル・イクイプメント・コ−ポレ−シヨン | マルチプロセツサシステムのアドレス変換ユニツト |
JPS6045872A (ja) * | 1983-08-23 | 1985-03-12 | Mitsubishi Electric Corp | 高速緩衝記憶装置 |
JPS62203252A (ja) * | 1986-03-03 | 1987-09-07 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
JPS6345669A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | マルチプロセツサシステム |
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---|---|---|---|---|
JPH05189383A (ja) * | 1991-07-22 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | マルチプロセッサデータ処理システム及びインターフェース装置 |
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