JPH0211931B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は情報処理システムにおけるバツフア記
憶制御方式に係り、更に詳細には、バツフア記憶
に記憶された主記憶装置のデータの写しのブロツ
クアドレスを論理アドレスで管理するバツフアデ
イレクトリアクセス方式に関するものである。 〔従来の技術及び発明が解決しようとする問題
点〕 一般に、記憶空間を論理アドレスで記述するプ
ログラムを実行する計算機システムにおいては、
論理アドレスと実アドレスが１対１に対応しない
ので、高速化の為にバツフア記憶を採用した計算
機のバツフアデイレクトリは実アドレスで管理さ
れている。しかし、例えば“IBM
TECHNICAL DISCLOSURE BULLETIN
VOL21.No.11 APRIL 1979 PP4541”に示される
ように、デイレクトリに論理アドレスと実アドレ
スをペアで登録し、まず論理アドレスでデイレク
トリを索引し、ヒツトするとバツフア記憶にデー
タが登録されているものとして処理し、ミスヒツ
トするとアドレス変換テーブルが参照され実アド
レスが求められ実アドレスのデイレクトリが索引
される。ここでヒツトするとその時の論理アドレ
スがデイレクトリに登録され、バツフア記憶にデ
ータが登録されているものとして処理する方式が
考えられている。従つて、この方式は、デイレク
トリの金物が２倍になる欠点を持つている。 一方、バツフア記憶の容量を増大させたい場
合、従来のデイレクトリに実アドレスを登録する
方式では、通常バツフア記憶のアクセス高速化の
為、アドレス変換テーブルで論理アドレスを実ア
ドレスに変換する動作とデイレクトリを索引して
ヒツト、ミスヒツトを判断する動作を並行に行な
う為、及びバツフア記憶のアクセスが論理アドレ
スの下位のページ内アドレスで制限される為、バ
ツフア記憶のコンパートメントを増加させるか、
または例えば特開昭56−140575号公報“キヤツシ
ユ記憶システム”で示されるように、デイレクト
リ及びバツフア記憶のアドレスとして論理アドレ
スのアドレス変換可能フイールド（仮想ページア
ドレス）からの下位Ｎビツトを使用する方式等が
考えられている。この様に、複雑な制御が必要に
なるという欠点がある。 本発明の目的は、まず第１にバツフア記憶のデ
イレクトリを論理アドレスで登録することにより
バツフア記憶容量の増大を容易にすること、第２
にバツフア記憶及びバツフアデイレクトリを論理
アドレスでアドレス変換過程を通さないで直接ア
クセスすることにより高速アクセスを可能にする
こと、第３はアドレス変換手段をバツフアデイレ
クトリ、バツフア記憶の下位に置くことによりア
ドレス変換手段へのアドレス変換要求頻度を低下
させベクトルデータ処理手段からのアドレス変換
要求との競合を下げ、スカラーデータ処理手段と
ベクトルデータ処理手段とでアドレス変換手段を
共用出来て金物量削減が出来るようにすること、
第４は論理アドレスバツフア記憶方式での主記憶
アクセス保護方式の簡易化を実現した情報処理装
置を提供することにある。 〔問題点を解決するための手段〕 本発明は、ベクトル演算命令及びスカラー演算
命令を発行する命令発行手段、該ベクトル演算命
令に従つてベクトル演算処理を行なうベクトルデ
ータ処理手段、前記スカラー演算命令に従つてス
カラー演算処理を行なうスカラーデータ処理手
段、前記両処理手段との間で夫々ベクトルデータ
及びスカラデータの授受を行なう主記憶装置、前
記両処理手段と前記主記憶装置間で行なわれるデ
ータのロード、ストア動作に対応して前記両処理
手段から動作命令に対応して発生される主記憶論
理アドレス情報を前記主記憶装置をアクセスする
為に必要な主記憶実アドレス情報に変換し前記主
記憶装置に送るアドレス変換手段、前記スカラー
データ処理手段及び前記主記憶装置に接続され、
前記主記憶装置のデータの一部をあるビツト長か
らなるブロツクデータ単位で複数ブロツクを一時
記憶するバツフア記憶回路、及び前記スカラーデ
ータ処理手段及び前記アドレス変換手段に接続さ
れ、前記バツフア記憶回路に記憶されているブロ
ツクデータの前記主記憶装置でのアドレスを論理
ブロツクアドレスで登録し、さらに、該ブロツク
アドレス情報で示されるブロツクデータのアクセ
ス許可の可否を判定する為のアクセス許可判定ビ
ツトを記憶する手段と、前記スカラーデータ処理
装置からロード、ストア動作指令に対応して送ら
れてくる主記憶論理アドレス情報と当該論理アド
レスデイレクトリ回路の登録ブロツクアドレスを
比較し一致ブロツクアドレスが検出される場合、
該一致ブロツクアドレスに対応して読み出される
前記アクセス許可判定ビツトと前記動作指令に対
応して送られてくるアクセスモードチエツクビツ
トとを比較判定しアクセスの可否を示す信号を発
生するアクセス判定手段とを有する論理アドレス
デイレクトリ回路から構成される。 〔実施例〕 次に本発明の実施例について図面を参照しなが
ら詳細に説明する。 まず第１図の本発明の実施例を用いて構成及び
動作説明を行なう。 ベクトルデータ処理指令及びスカラーデータ処
理指令は、命令発行回路１から信号線１００，１
０１を通して、それぞれベクトルデータ処理回路
２またはスカラーデータ処理回路３に送られる。
それぞれの回路での処理結果を主記憶装置８にス
トアしたい場合、または前記処理回路２，３で必
要となるデータを主記憶装置８からロードしたい
場合、それぞれの回路から信号線１０３，１０５
を介して動作指令が動作指令コード（図示せず）
と共に出力される。 ベクトルデータ処理回路２からの動作指令は、
アドレス線１０４を介して出力される主記憶論理
アドレス情報と共に、アドレス変換回路７に送ら
れ、ここで論理アドレスから実アドレスに変換さ
れる。信号線１２１で動作指令が、アドレス線１
２２で主記憶実アドレスが、主記憶装置８に送ら
れる。動作指令がロード要求の場合は、データ線
１０２を介して要求データがベクトルデータ処理
回路２に返送され、ストア動作の場合にはベクト
ルデータ処理回路２からデータが主記憶装置８に
ストアされる。 一方、スカラーデータ処理回路３からの動作指
令は、アドレス線１０７，１０８を介して出力さ
れる主記憶論理アドレス情報と共に、論理アドレ
スデイレクトリ回路４及びバツフア記憶回路５に
送られる。論理アドレスデイレクトリ回路４は、
本実施例の説明を簡単にする為コンパートメント
が２レベルのデイレクトリ記憶４１と論理ブロツ
クアドレス比較回路４２，４３等で構成されてい
るものとする。まずアドレス線１０８で送られて
来る主記憶論理ブロツクアドレスの下位ビツトで
デイレクトリ記憶４１を読み出し、読み出された
２レベルの論理ブロツクアドレス部が比較回路４
２，４３でアドレス線１０７を介して送られてく
る主記憶論理ブロツクアドレス部と比較され、一
致が検出されると信号線１１９または１２０がオ
ン状態となり、ORゲート４４の出力信号線１２
３で一致信号が出力される。 ここで、本発明の特徴でもあるブロツクデータ
のアクセス許可判定ビツトの実施例について説明
する。 一般には、主記憶装置に記憶されているデータ
のアクセス保護は、例えば主記憶にページングの
概念を適用しているシステムは、ページ単位に特
権モードでしかアクセス出来ないページかスレー
ブモードならアクセス出来るページかを区別する
為の保護ビツトが設けられ、一般的には論理アド
レスから実アドレスにアドレス変換するアドレス
変換テーブルを索引中にチエツク出来るようにな
つている。 本発明では、アドレス変換回路７の前に論理ア
ドレスデイレクトリ回路４を位置づけ、論理アド
レスでバツフア記憶回路５をアクセス出来るよう
になつているので、上記の様なページアクセス保
護に違反するかどうかを論理アドレスデイレクト
リ回路４をアクセス中に検出する必要がある。ス
カラーデータ処理回路３から動作指令が出される
時、信号線１０６を介してアクセスモードが特権
モードかスレーブモードかを示すアクセスモード
チエツクビツトがデイレクトリ回路４に送られ、
動作指令に対応して送られてくる論理ブロツクア
ドレスの下位ビツトでデイレクトリ記憶４１をア
クセスすると、バツフア記憶回路５に登録されて
いるブロツクデータの論理ブロツクアドレスと共
に該ブロツクデータを最初にアクセスした時登録
されたアクセス許可判定ビツトが信号線１１６，
１１７から読み出されてくる。ここで、デイレク
トリ記憶４１から読み出した論理ブロツクアドレ
スと、動作指令と共にアドレス線１０７を介して
送られてきた論理ブロツクアドレスが一致する
と、すでに説明したように信号線１１９または１
２０がオン状態となり、切替回路４７の入力信号
として信号線１１６，１１７を選択し、一致した
論理ブロツクアドレスに対応するアクセス許可判
定ビツトが信号線１１８を介してアクセス判定回
路６に送られる。 一方、動作指令と共に信号線１０６を介して送
られてきたアクセスモードチエツクビツト信号
も、アクセス判定回路６に送られ、ここで、まず
インバータ６１で負論理がとられ、NANDゲー
ト６２で信号線１１８を介してデイレクトリ記憶
４１から読み出されたアクセス許可判定ビツトと
条件が表１を反映してとられる。

【表】 但し、〓１〓は特権モードアクセス、〓０〓はス
レーブモードアクセスを示す。
即ち、表１に示すように、デイレクトリに登録
されたブロツク対応のアクセス許可判定ビツトが
特権モードを示している所に、スレーブモードで
アクセスしようとすると、バツフア記憶はアクセ
ス不可にする必要があるので、NANDゲート６
２でこの状態を検出して、出力信号線１２４を介
して信号線１２３の一致信号を抑止する一致抑止
信号をNANDゲート４５に送り出す。NANDゲ
ート４５の出力は、信号線１１３を介してヒツト
信号が信号線１１５を介してミスビツト信号線が
出される。 即ち、上記アクセス判定回路６でアクセス不可
状態が検出されると、動作指令とANDゲート４
６で条件がとられ、主記憶装置８からバツフア記
憶回路５に新たにブロツクデータをロードする要
求が、信号線１１１を介してまずアドレス変換回
路７に送られる。アドレス変換回路７には、先に
説明したように、アドレス変換テーブルが存在
し、且つ本来のページ単位でのアクセス保護ビツ
トが設けられているので、表２に従つたアクセス
可否の判定が行われる。

〔発明の効果〕

本発明は以上説明したように、バツフアデイレ
クトリ記憶に論理ブロツクアドレス対応にアクセ
ス許可判定ビツトを持たせる事により、論理アド
レスバツフア方式が少ない金物で容易に実現出来
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の実施例で使われる動作指令コー
ドのフオーマツトの一例を示す。 １……命令発行回路、２……ベクトルデータ処
理回路、３……スカラーデータ処理回路、４……
論理アドレスデイレクトリ回路、５……バツフア
記憶回路、６……アクセス判定回路、７……アド
レス変換回路、８……主記憶装置、４１……デイ
レクトリ記憶、４２，４３……論理ブロツクアド
レス比較回路、４４……ORゲート、４５……
NANDゲート、４６……ANDゲート、４７……
切替回路、５１……バツフア記憶、５２……切替
回路、６１……インバータ、６２……NANDゲ
ート。

Claims (1)

1. 【特許請求の範囲】 １ ベクトル演算命令及びスカラー演算命令を発
   行する命令発行手段と、該ベクトル演算命令に従
   つてベクトル演算処理を行なうベクトルデータ処
   理手段と、前記スカラー演算命令にしたがつてス
   カラー演算処理を行うスカラー処理手段と、前記
   両処理手段との間で夫々ベクトルデータ及びスカ
   ラーデータの教授を行なう主記憶装置と、前記両
   処理手段と前記主記憶装置間で行なわれるデータ
   のロード、ストア動作に対応して前記両処理手段
   から動作指令と共に発生される主記憶論理アドレ
   ス情報を前記主記憶装置をアクセスする為に必要
   な主記憶実アドレス情報に変換するアドレス変換
   手段と、前記スカラーデータ処理手段及び前記主
   記憶装置に接続され、前記主記憶装置のデータの
   一部をあるビツト長からなるブロツクデータ単位
   で複数ブロツクを一時記憶するバツフア記憶回路
   と、前記スカラーデータ処理手段及び前記アドレ
   ス変換手段に接続され、前記バツフア記憶回路に
   記憶されているブロツクデータの前記主記憶装置
   でのアドレスを論理ブロツクアドレスで登録し、
   前記スカラーデータ処理手段から動作指令と共に
   送られてくる論理アドレスに対応するデータが前
   記バツフア記憶回路に存在するか否かを判断する
   論理アドレスデイレクトリ回路とを持ち、 該論理アドレスデイレクトリ回路は、論理ブロ
   ツクアドレス情報と共に該ブロツクアドレス情報
   で示される前記バツフア記憶回路内のブロツクデ
   ータのアクセス許可の可否を判定する為のアクセ
   ス許可判定ビツトを記憶する記憶手段と、前記ス
   カラーデータ処理装置からロード、ストア動作指
   令に対応して送られてくる主記憶論理アドレス情
   報と当該論理アドレスデイレクトリ回路の登録ブ
   ロツクアドレスとを比較したときに、一致ブロツ
   クアドレスが検出される場合に、該一致ブロツク
   アドレスに対応して前記記憶手段から読み出され
   る前記アクセス許可判定ビツトと、前記動作指令
   に対応して送られてくるアクセスモードチエツク
   ビツトとを比較判定し、アクセスの可否を示す信
   号を発生するアクセス判定手段とを有することを
   特徴とする情報処理装置。