JPS63311548A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 （既要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 スワップ方式で制御されるキャッシュメモリ装置におい
て、ライトデータを保持するバッファレジスタと、該ラ
イトデータバッファレジスタの内容と主記憶装置（ＭＳ
）からのムーブインデータとを選択する回路とを設ける
か、或いは、該ライトデータバッファレジスタの他に、
バイトマークレジスタと、上記ライトデータバッファレ
ジスタと、主記憶装置（ＭＳ）からのムーブインデータ
を蓄積したレジスタとを、該バイトマークレジスタの内
容で、バイト単位に選択する回路とを設けて、キャッシ
ュミス時に、ムーブイン登録動作の後に、該ライトデー
タバッファレジスタの内容をキャッシュメモリにライト
するか、該登録動作中にライトデータと、ムーブインデ
ータとを、バイトマークの内容に基づいて、バイト単位
で合成した結果をキャッシュメモリにライトするように
したものである。

〔産業上の利用分野〕

本発明は、スワップ方式で制御されるキャッシュメモリ
装置において、キャッシュミス時のライトデータをキャ
ッシュメモリにライトするときの制御方式に関する。

従来からデータ処理システムの処理能力を向上させる手
段と１つとして、キャッシュメモリ方式％式％ これは命令処理装置が実行するプログラムのアドレス分
布の局所性に基づいて、該局所性が見られるアドレスの
範囲を１ブロツクとして、主記憶装置（ＭＳ）から該ブ
ロック単位のコピーを、主記憶装置（ＭＳ）に比較して
記憶容量は小さいが高速のキャッシュメモリに保持して
おき、命令処理装置からのメモリ要求に対して、該キャ
ッシュメモリに該当データが存在する場合には、該キャ
ッシュメモリが応答することで、主記憶装置（ＭＳ）に
対する見掛は上のアクセスタイムを短縮させることで、
当該データ処理システムの処理能力を向上させるもので
ある。

然して、該キャッシュメモリに、アクセスするデータを
含むブロックが存在しないとき、主記憶装置（ＭＳ）か
ら当コ亥フ゛ロックをキャッシュメモリにムーブインす
る必要があり、その間命令処理装置は処理待ちの状態と
なる為、該キャッシュミスに起因する処理能力の低下が
無視できないのが現状であり、該キャッシュミス時の処
理能力の低下を少なくするキャッシュメモリ制御方式が
必要とされる。

〔従来の技術と発明が解決しようとする問題点〕第５図
は、従来のキャッシュメモリ制御方式を説明する図であ
る。

本図においては、説明の便宜上、ムーブインを行う為の
データ線を主体にして表しである。

キャッシュメモリ制御方式の１つとして、スワップ方式
がある。

該スワップ方式においては、 （１）　　リード時において、命令処理装置１の要求す
るデータブロックが、該キャッシュメモリ　２゜にあれ
ば、即キャッシュメモリ２ｏがらリードするが、キャッ
シュミスを起こした時には、主記憶装置（ＭＳ）　３か
ら該当ブロックを空きブロックにムーブインした後、該
当ブロックをリードする。

（２）　　ライト時においては、命令処理装置１の要求
するデータブロックが、該キャッシュメモリ２０にあれ
ば、ライト可能かどうか（例えば、マルチプロセッサシ
ステムでは、他のプロセッサが富亥当ブロックを書き替
えいる場合があり、この場合にはライト不可能となる）
みて、可能であれば、そのブロックにライトするが、不
可能であれば、ライト権を獲得する為に、他のプロセッ
サのキャッシュメモリに該当ブロックに対する無効化を
通知した後にライトする。

然し、キャッシュミスを起こした時には、主記憶装置（
ＭＳ）　３から該当ブロックを空きブロックにムーブイ
ンしてそこにライトする。

上記リード、ライト時のキャッシュミス時のムーブイン
動作において、キャッシュメモリに空きブロックが存在
しない時には、公知のＬＲＩＩ機構によって追い出しブ
ロックを検索し、該当ブロックの内容が主記憶装置（Ｍ
Ｓ）　３の該当ブロックと不一致であれば、該ブロック
を主記憶装置（ＭＳ）　３にムーブアウトし、そこにム
ーブインするが、一致しているときには上書きの形でム
ーブインする。

このようなスワップ方式のキャッシュメモリ２０に対し
て命令処理装置１がストアアクセスを実行しようとして
、キャッシュミスが発生した場合、該命令処理装置１は
、ストアデータを保持した侭、上記ムーブイン動作によ
って、主記憶装置（ＭＳ）　３からのムーブインデータ
がキャッシュメモリ２０上に登録されるのを待ち、該登
録動作が完了してから、＝亥キャッシュメモリ　２０に
対してストア（具体的には、バイトマークの内容に従っ
て、該バイトマークが１゛のバイトに対してのみストア
）していた。

一般に、データ処理におけるストアアクセスは、例えば
、数命令に１回程度の頻度で発生ずる為、該ストアアク
セス時のキャッシュミスによる性能の低下は過大なもの
があると云う問題があった。

本発明は上記従来の欠点に鑑み、スワップ方式で制御さ
れるキャッシュメモリを備えたデータ処理システムにお
いて、ストアアクセス時のキャッシュミスによる性能の
低下を軽減する方法を提供することを目的とするもので
ある。

〔問題点を解決するための手段〕

第１図は本発明のキャッシュメモリ制御方式の構成例を
示した図である。

本発明においては、 （１）スワップ方式で制御されるキャッシュメモリ装置
において、 ライトデータを保持するバッファレジスタ２１と。

該ライトデータバッファレジスタ２１と、主記憶装置（
ＭＳ）　３からのデータとを選択するライトデータ選択
回路２２と、 該ライトデータ選択回路２２の出力をキャッシュメモリ
２０にライトするデータバス２２ａとを備え、 上記ライトデータを上記ライトデータバッファレジスタ
２１に保持し、キャッシュミスに応答したキャッシュ登
録動作の後に、上記ライトデータバッファレジスタ２１
の内容をキャッシュメモリ２０にライトするように構成
する。

（２）上記キャッシュミス時に、ライトデータバッファ
レジスタ２１の内容をキャッシュメモリ２０にライトす
るのに、 該ライトデータを保持するライトデータバッファレジス
タ２１の他に、 主記憶装置（ＭＳ）　３からの転送データを保持するム
ーブインデータレジスタ２４と、 該ライトデータの有効／無効をバイト単位に示すバイト
マークを保持するバイトマークレジスタ２３　と、 該バイトマークレジスタ２３の内容に呼応して、上記ラ
イトデータバッファレジスタ２１　と、ムーブインデー
タレジスタ２４の内容を、バイト単位に選択する回路２
２゛と、 該バイト選択回路２２゛の出力をキャッシュメモリ　２
０にライトするデータバス２２ａとを備え、ライトデー
タを上記ライトデータバッファレジスタ２１に、又、バ
イトマークをバイトマークレジスタ２３に保持し、 キャッシュミスに応答したキャッシュ登録動作中に、上
記レジスタ２１と、レジスタ２４の内容を上記選択回路
２２゛でバイト単位に選択１合成してキャッシュメモリ
　２０にライトするように構成する。

〔作用〕

即ち、本発明によれば、スワップ方式で制御されるキャ
ッシュメモリ装置において、ライトデータを保持するバ
ッファレジスタと、該ライトデータバッファレジスタの
内容と主記憶装ｆ　（ＭＳ）からのムーブインデータと
を選択する回路とを設けるか、或いは、該ライトデータ
バッファレジスタの他に、バイトマークレジスタと、上
記ライトデータバッファレジスタと、主記憶装置（ＭＳ
）からのムーブインデータを蓄積したレジスタとを、該
バイトマークレジスタの内容で、バイト単位に選択する
回路とを設けて、ストアアクセスでのキャッシュミス時
に、ムーブイン登録動作の後に、該ライトデータバッフ
ァレジスタの内容をキャッシュメモリにライトするか、
該登録動作中にライトデータと、ムーブインデ〜りとを
、バイトマークの内容に基づいて、バイト単位で合成し
た結果をキャッシュメモリにライトするようにしたもの
であるので、命令処理装置は、キャッシュミスが発生し
ても、ライトデータをキャッシュメモリ装置内のライト
データバッファレジスタにセットすることで、該ストア
アクセスを完了させる、所謂突き放し制御ができ、デー
タ処理システムの性能を大幅に向上させることができる
効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明のキャッシュメモリ制御方式の構
成例を示した図であり、（ａ）はムーブイン登録後にラ
イトデータをキャッシュメモリにストアする場合を示し
、（ｂ）はムーブイン登録中にライトデータとムーブイ
ンデータとを合成して、該合成データをキャッシュメモ
リにストアする場合を示しており、第２図はデータ処理
システムの全体構成の例を示した図であり、第３図は本
発明を実施例をタイムチャートで示した図であり、それ
ぞれの（ａ）　、　（ｂ）は、第１図の（ａ）　、　（
ｂ）に対応しており、第４図はライトデータの合成回路
の一実施例を示した図であって、第１図のライトデータ
バッファレジスタ２１．ムーブインレジスタ２４．ライ
トデータ選択回路２２．又はバイト選択回路２２゛。

バイトマークレジスタ２３が、本発明を実施するのに必
要な手段でをある。尚、全図を通して、同じ符号は同じ
対象物を示している。

以下、第１図〜第４図によって、本発明の、突き放し方
式によるキャッシュメモリ制御方式を説明する。

先ず、第１図〜第３図の（ａ）によって、上記突き放し
方式によるキャッシュメモリ制御の基本動作を説明する
。

第２図（ａ）において、命令処理装置１がメモリストア
を行う場合、キャッシュ要求信号を“オンゝにして、同
時にアドレス線（１）にメモリアドレスを出力し、デー
タ線（１）にライトデータを出力すると共に、バイトマ
ーク線にバイトマークを出力する。

キャッシュ制御装置２は、上記メモリアドレスを受は取
ると、図示されていないタグメモリを検索し、キャッシ
ュメモリ２０にアクセス対象のデータブロックが登録さ
れているか否かを調べる。

その結果、該データブロックが登録されている場合（キ
ャツシュヒツト）、該キャッシュメモリ２０にキャッジ
エアドレスを出力し、ライトイネーブルを°オン°にし
て、上記データ線（１）に出力されているライトデータ
を、バイトマーク線のバイトマークに基づいて、バイト
単位でストアする。

若し、該キャッシュメモリ２０に、該データブロックが
登録されていない場合（キャッシュミス）、主記憶装置
（ＭＳ）　３にメモリ要求信号と、アドレス線（２）に
主記憶アドレスを出力し、データ線（１）に出力されて
いるライトデータを、第１図（ａ）に示しであるライト
データバッファレジスタ２１にセットして、該命令処理
装置１は該ストアアクセスを完了し、次の命令の処理に
移る、所謂「突き放し方式」をとる。以後、キャッシュ
制御装置２において、以下の動作を自律的に行う。

即ち、主記憶装置（ＭＳ）　３より、上記要求したデー
タブロックが、該主記憶装置（ＭＳ）　３のアクセスタ
イム後において、データ線（２）に出力され、ムージイ
ンデータレジスタ２牙にセットされる。

次に、ライトデータ選択回路２２は、該ムーブインデー
タレジスタ２ざを選択し、上記要求データブロックがデ
ータ線（１）に出力され、キャッシュメモリ　２０にラ
イトされる。

該主記憶装置（ＭＳ）　３からのデータ転送が終了した
後においては、上記ライトデータ選択回路２２は、ライ
トデータバッファレジスタ２１を選択し、ライトデータ
がデータ線（１）に出力され、キャッシュメモリ２０に
、上記バイトマーク情報に基づいて、バイト単位で上書
きされる。

上記の動作をタイムチャートで示したものが、第３図（
ａ）である。

サイクル１において、命令処理装置１からキャッシュ要
求信号と、アドレス線（１）にメモリアドレスが、デー
タ線（１）にライトデータが出力され、該ライトデータ
はライトデータバッファレジスタ２１にセットされる。

そして、アクセスタイム後のサイクルｎ＋１と。

サイクルｎ＋２において、主記憶装置（ＭＳ）　３から
の要求データが、データバス幅（例えば、８バイト幅）
を単位として送出され、ムーブインデータレジスタ２４
にセットされ、サイクルｎ＋２と、サイクルｎ＋３にお
いて、それぞれ、キャッシュメモリ２０の該当ブロック
に転送される。

尚、一般には、キャッシュメモリ２０は数十バイト程度
の固定長ブロックに分割されており、主記憶装置（ＭＳ
）　３からのデータ線（２）のバス幅が、前述のように
、８バイトと、上記キャッシュメモリ２０のブロック長
より短い場合には、数回に渡ってデータ転送が行われる
。本例においては２回に渡ってデータ転送が行われたこ
とを示している。

そして、サイクルｎ＋３において、該データ転送が終了
し１次のサイクルｎ＋４で、上記ライトデータバッファ
レジスタ２１の内容が、上記バイトマーりの情報に基づ
いて、バイト単位でキャッシュメモリ　２０の該当域に
ライトされる。

上記ストアの°突き放し方式゛では、前述のように、命
令処理装置１はライトデータをライトデータバッファレ
ジスタ２１にセットした時点で解放される為、キャッシ
ュミス時のムーブイン動作に伴う性能の低下を回避する
ことができるが、主記憶装置（ＭＳ）　３から要求デー
タをムーブインして、キャッシュメモリ２０に登録し、
又、ライトデータバッファレジスタの内容をキャッシュ
メモリ２０にライトするとき、キャッシュメモリ２０へ
のデータ線（１）を使用する為、命令処理装置の状態に
よっては、該データ線（１）を取り合う競合状態を発生
することがある。

一般には、該データ線（１）に対する優先権は、キャッ
シュ制御装置２の方が高く、競合状態となった場合、命
令処理装置１は待ち状態となり、性能の低下の原因とな
る。

第１図〜第３図（ａ）で説明した「突き放し方式」では
、主記憶装置（ＭＳ）　３からのムーブインデータをキ
ャッシュメモリ２０に登録した後、ライトデータを該キ
ャッシュメモリ２０にライトしているが、結果として、
該ムーブインデータ中の一部のデータは、該ライトデー
タによって上書きされるデータであることに着目し、上
記ムーブインデータの上書きされないバイトと、ライト
データとを合成して、同時にキャッシュメモリ２０にラ
イトすることによって、前述のムーブイン後のライトデ
ータをライトしていたサイクルを省略することができる
。

第１図〜第３図（ｂ）は、上記「突き放し方式」を上記
主旨に基づいて改良したものである。以下、該第１図〜
第３図（ｂ）、及び、第４図によって、該改良されたキ
ャッシュメモリ制御方式を説明する。

一般に、キャッシュメモリは、高速動作を行わせる為に
、一度に数バイト　（例えば、８バイト）程度の単位で
リード／ライトすることができる。

一方、命令処理装置ｌはバイト単位に処理を行う為、キ
ャッシュメモリ２０ヘライトデータを転送する場合、該
ライトデータと合わせて、バイトマークと呼ばれる制御
情報を出力し、キャッシュメモリ２０は、ライトデータ
のバイトマークで示されるバイトのみをライトする構成
となっている。

又、１亥キヤツシユメモリ２０へのムーブインデータは
、前述のように、３２バイト／６４バイト等を１ブロツ
クとするブロックの単位で構成されているが、上記ライ
ト動作は、上記１ブロツクの内の、例えば、８バイトに
対して行われる。

そして、通常、ライトアドレスに対応して、該ライトす
べき語（８バイト）が先頭にくるように編集されてムー
ブインデータが構成される場合と、主記憶装置（ＭＳ）
によっては、上記ブロックの境界の先頭の８バイトから
順次ムーブインされる場合とがある。

このようなキャッシュメモリに対して、第１図〜第３図
（ｂ）によって、上記突き放し方式による改良されたキ
ャッシュメモリ制御の動作を、以下に説明する。

第２図（ｂ）において、命令処理装置！！１がメモリス
トアを行う場合、キャッシュ要求信号を　°オン゛にし
て、同時にアドレス線（１）にメモリアドレスを出力し
、データ線（１）にライトデータを出力し、バイトマー
ク線にバイトマークを出力する。

キャッシュ制御装置２は該メモリアドレスを受は取ると
、図示されていないタグメモリと呼ばれる記憶回路を検
索し、キャッシュメモリ２０上にデータが登録されてい
るか否かを調べる。

その結果、データが登録されている場合には、キャッシ
ュメモリ２０にキャッシュアドレスを出力し、ライトイ
ネーブルを　゛オン゛にして、データ線ｌに出力されて
いるデータを、上記バイトマークに従って、バイト単位
でライトする。

又、キャッシュメモリ２０にデータが登録されていない
場合（即ち、キャッシュミス時）には、主記憶装置（Ｍ
Ｓ）　３にメモリ要求信号と、アドレス線（２）から主
記憶アドレスを出力し、データ線（１）に出力されてい
るライトデ〜りを、第１図（ｂ）に示されているライト
データバッファレジスタ２１にセットし、バイトマーク
線のバイトマークをバイトマークレジスタ２３にセット
する。

その後、主記憶装置（ＭＳ）　３よりムーブインデータ
が、データ線（２）に出力されムーブインデータレジス
タ２４にセットされる。

次に、第４図にその実施例を示したバイト選択回路２２
′は、バイトマークレジスタ２３の値に従って、ライト
データバッファレジスタ、２１と。

ムーブインデータレジスタ２４の何れかをバイト単位に
選択（例えば、バイトマークが°１°であればライトデ
ータバッファレジスタ２１を選択し、バイトマークが°
０゛であれば、ムーブインデータレジスタ２４を選択す
る）して、合成されたライトデータ　（８バイト）を、
データバス２２ａを介してデータ線（１）に出力し、キ
ャッシュメモリ２０にライトする。

第３図（ｂ）は、キャッシュメモリ２０にデータが登録
されていない場合で、且つムーブインデータの先頭に、
該ライトアドレスに対応するデータが取り出されている
場合のタイムチャートである。

本図において、サイクル１において、命令処理装置１よ
りキャッシュ要求信号と、ライトアドレスと、ライトデ
ータと、バイトマークが出力され、ライトデータはライ
トデータバッファレジスタ２１にセットされる。

そして、サイクルｎ＋１において、主記憶装置！（１’
ＩＳ）　３からムーブインデータが送られ、ムーブイン
データレジスタ２４にセットされ、サイクルｎ＋２にお
いて、ライトデータバッファレジスタ２１の内容と、ム
ーブインデータレジスタ２４の内容とがバイトマークレ
ジスタ２３の値に従って、バイト選択回路２２゛におい
て、バイト単位で合成され、キャッシュメモリ２０にラ
イトされる。

上記ムーブインデータの残りが、サイクルｎ＋２におい
て、ムーブインデータレジスタ２４にセットされ、サイ
クルｎ＋３において、キャッシュメモリ　２０にライト
される。

前述のように、ムーブインデータが主記憶装置（ＭＳ）
　３に送出されるライトアドレスに関わらず、該ライト
アドレスを含むブロックの境界の先頭語（８バイト）か
ら順に送られてくる場合には、該ライトアドレスの下位
ビットを用いて、該ムーブインデータの合成対象の語（
８バイト）を選択し、該選択された語（８バイト）に、
バイトマークのかの何れかを選択してライトデータを合
成するように機能させる必要がある。

このように、本発明は、スワップ方式で制御されるキャ
ッシュメモリ装置において、キャッシュ制御装置内に、
ライトデータを保持するライトデータバッファレジスタ
を設け、命令処理装置はメモリストアの時のキャッシュ
ミスの時には、該ライトデータバッファレジスタにライ
トデータをセットして、該ライトアクセスの完了と見做
し、次の処理に移る、所謂「突き放し方式」とし、以降
はキャッシュ制御装置内で、自律的に主記憶装置（ＭＳ
）にメモリ要求を送出し、該主記憶装置（ＭＳ）から送
られてくるムーブインデータをキャッシュメモリに登録
した後、ライトデータをライトするか、或いは、該登録
動作中に、ムーブインデータとライトデータとを合成し
てキャッシュメモリにライトするようにした所に特徴が
ある。

〔発明の効果〕

以上、詳細に説明したように、本発明のキャッシュメモ
リ制御方式は、スワップ方式で制′４１■されるキャッ
シュメモリ装置において、ライトデータを保持するバッ
ファレジスタと、該ライトデータバッファレジスタの内
容と主記憶装置（ＭＳ）がらのムーブインデータとを選
択する回路とを設けるが、或いは、該ライトデータバッ
ファレジスタの他に、バイトマークレジスタと、上記ラ
イトデータバッファレジスタと、主記憶装置（ＭＳ）が
らのムーブインデータを蓄積したレジスタとを、該バイ
トマークレジスタの内容で、バイト単位に選択する回路
とを設けて、ストアアクセスでのキャッシュミス時に、
ムーブイン登録動作の後に、該ライトデータバッファレ
ジスタの内容をキャッシュメモリにライトするか、該登
録動作中にライトデータと。

ムーブインデータとを、バイトマークの内容に基づいて
、バイト単位で合成した結果をキャッシュメモリにライ
トするようにしたものであるので、命令処理装置は、キ
ャッシュミスが発生しても、ライトデータをキャッシュ
メモリ装置内のライトデータバッファにセットすること
で、該ストアアクセスを完了させる、所謂突き放し制御
ができるので、データ処理システムの性能を大幅に向上
させることができる効果がある。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ制御方式の構成例を
示した図。 第２図はデータ処理システムの全体構成の例を示した図
。 第３図は本発明を実施例をタイムチャートで示した図。 第４図はライトデータの合成回路の一実施例を示した図
。 第５図は従来のキャッシュメモリ制御方式を説明する図
。 である。 図面において、 １は命令処理装置、　　２はキャッシュ制御装置。 ２０はキャッシュメモリ。 ２１はライトデータバッファレジスタ。 ２２はライトデータ選択回路。 ２２゛　はバイト選択回路。 請はムーブインデータレジスタ。 ３は主記憶装置（ＭＳ）　。 をそれぞれ示す。 、木、ｉｇのヤヤ・ルエくモリｈ・１奇Ｖかへのキメ１
成イダ°］ε示、Ｌｔ【ト４事１　園 ＜ｂ） 第２　目 第２区

Claims (2)

【特許請求の範囲】
1. （１）スワップ方式で制御されるキャッシュメモリ装置
   において、 ライトデータを保持するバッファレジスタ（２１）と、 該ライトデータバッファレジスタ（２１）と、主記憶装
   置（ＭＳ）（３）からのデータとを選択するライトデー
   タ選択回路（２２）と、 該ライトデータ選択回路（２２）の出力をキャッシュメ
   モリ（２０）にライトするデータバス（２２ａ）とを備
   え、 上記ライトデータを上記ライトデータバッファレジスタ
   （２１）に保持し、キャッシュミスに応答したキャッシ
   ュ登録動作の後に、上記ライトデータバッファレジスタ
   （２１）の内容をキャッシュメモリ（２０）にライトす
   ることを特徴とするキャッシュメモリ制御方式
2. （２）上記キャッシュミス時に、ライトデータバッファ
   レジスタ（２１）の内容をキャッシュメモリ（２０）に
   ライトするのに、 該ライトデータを保持するライトデータバッファレジス
   タ（２１）の他に、 主記憶装置（ＭＳ）（３）からの転送データを保持する
   ムーブインデータレジスタ（２４）と、 該ライトデータの有効／無効をバイト単位に示すバイト
   マークを保持するバイトマークレジスタ（２３）と、 該バイトマークレジスタ（２３）の内容に呼応して、上
   記ライトデータバッファレジスタ（２１）と、ムーブイ
   ンデータレジスタ（２４）の内容を、バイト単位に選択
   する回路（２２′）と、 該バイト選択回路（２２′）の出力をキャッシュメモリ
   （２０）にライトするデータバス（２２ａ）とを備え、
   ライトデータを上記ライトデータバッファレジスタ（２
   １）に、又、バイトマークをバイトマークレジスタ（２
   ３）に保持し、 キャッシュミスに応答したキャッシュ登録動作中に、上
   記レジスタ（２１）と、レジスタ（２４）の内容を上記
   選択回路（２２′）でバイト単位に選択、合成してキャ
   ッシュメモリ（２０）にライトすることを特徴とする特
   許請求の範囲第１項に記載のキャッシュメモリ制御方式
   。