JPS59218692A - ロジカルバツフア記憶制御方式 - Google Patents
ロジカルバツフア記憶制御方式Info
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- JPS59218692A JPS59218692A JP58093751A JP9375183A JPS59218692A JP S59218692 A JPS59218692 A JP S59218692A JP 58093751 A JP58093751 A JP 58093751A JP 9375183 A JP9375183 A JP 9375183A JP S59218692 A JPS59218692 A JP S59218692A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明はロジカルバッファ記憶制御方式、特に中央処理
装置と主記憶装置との仲介をなすバッファ記憶装置の容
量を、大幅なハードウェアの変更や追加をすることなし
に、安価に増加できるようにしたロジカルバッファ記憶
制御方式に関するものである。
装置と主記憶装置との仲介をなすバッファ記憶装置の容
量を、大幅なハードウェアの変更や追加をすることなし
に、安価に増加できるようにしたロジカルバッファ記憶
制御方式に関するものである。
(Bl 従来技術と問題点
第1図はシステムの全体構成例、第2図は中央処理装置
のブロック図、173図は従来のバッファ記憶装置等の
例を示す。
のブロック図、173図は従来のバッファ記憶装置等の
例を示す。
システムは1例えば第1図図示の如く、中央処理装置(
CPU)1−0〜1−3と、複数台のチヤネルを一括制
御する制御装置(CHU)2−0〜2−3と、主記憶装
置(MSU)3−0〜3−3と、メモリアクセスの制御
を行う記憶制御装置(MCU)4と、構成制御やマニュ
アル操作などシステム全体の制御を行うサービスプロセ
ッサ5と、サービスプロセッサ5およびシステム間のイ
ンタフェースを制御するシステム・コンソール・インタ
フェース(SCI)6等から構成される。
CPU)1−0〜1−3と、複数台のチヤネルを一括制
御する制御装置(CHU)2−0〜2−3と、主記憶装
置(MSU)3−0〜3−3と、メモリアクセスの制御
を行う記憶制御装置(MCU)4と、構成制御やマニュ
アル操作などシステム全体の制御を行うサービスプロセ
ッサ5と、サービスプロセッサ5およびシステム間のイ
ンタフェースを制御するシステム・コンソール・インタ
フェース(SCI)6等から構成される。
各中央処理装置1−θ〜1−3は1例えば第2図図示の
如く、命令を読み出して解読し、以後の処理を他のユニ
ットに指示する命令制御ユニット(j −unit )
7と、命令制御ユニット7によって解読された命令の
演算を行う演算処理ユニット(E −unit ) 8
と、主記憶装置、バッファ記憶装置へのアクセスを制御
する記憶制御ユニツ)(S−s%jt)9と、高速のバ
ッファ記憶装置(H8B)とからなる。本発明は、特に
記憶制御ユニット9とバッファ記憶装置10とに関連し
ている。
如く、命令を読み出して解読し、以後の処理を他のユニ
ットに指示する命令制御ユニット(j −unit )
7と、命令制御ユニット7によって解読された命令の
演算を行う演算処理ユニット(E −unit ) 8
と、主記憶装置、バッファ記憶装置へのアクセスを制御
する記憶制御ユニツ)(S−s%jt)9と、高速のバ
ッファ記憶装置(H8B)とからなる。本発明は、特に
記憶制御ユニット9とバッファ記憶装置10とに関連し
ている。
第3図は、従来の実アドレスでバッファ記憶装置をアク
セスする例を示したものである。
セスする例を示したものである。
図中、11はアドレス・レジスタ(EAR)。
12はTLB (Translation Looka
stda Buffer)。
stda Buffer)。
13はSTOスタック、14は比較回路、15はバッフ
ァ記憶装置のバッファタグ部、16はバッファデータ部
、17は比較回路、18は主記憶装置へのアドレス・レ
ジスタ(MSAR)、19はバッファデータ部16のブ
ロック選択回路を表わす。
ァ記憶装置のバッファタグ部、16はバッファデータ部
、17は比較回路、18は主記憶装置へのアドレス・レ
ジスタ(MSAR)、19はバッファデータ部16のブ
ロック選択回路を表わす。
アドレス・レジスタ11は1才2図図示命令制御ユニッ
ト7からの命令フェッチやオペランドアクセスのアドレ
スなどを受は取る。アドレス・レジスタ11には1例え
ば8バイト単位の論理アドレス(B(t8〜28)が入
ってくるので、これを物理アドレスに変換する必要があ
る。この変換を高速に行うのがTLB12である。TL
B12内に論理アドレスと物理アドレスとの対を登録し
ておくことにより、アドレス・レジスタ11の論理アド
レスから、物理アドレスが高速に索引される。
ト7からの命令フェッチやオペランドアクセスのアドレ
スなどを受は取る。アドレス・レジスタ11には1例え
ば8バイト単位の論理アドレス(B(t8〜28)が入
ってくるので、これを物理アドレスに変換する必要があ
る。この変換を高速に行うのがTLB12である。TL
B12内に論理アドレスと物理アドレスとの対を登録し
ておくことにより、アドレス・レジスタ11の論理アド
レスから、物理アドレスが高速に索引される。
なお1才3図では、ページサイズが4にバイトの例を示
しでいる。TLB12の索引には、アドレス・レジスタ
11のBit 13からBjt19までが使用され、T
LB12に登録しておいた論理アドレスBtt8〜12
との比較によって、ただ1つの物理アドレスが求められ
る。
しでいる。TLB12の索引には、アドレス・レジスタ
11のBit 13からBjt19までが使用され、T
LB12に登録しておいた論理アドレスBtt8〜12
との比較によって、ただ1つの物理アドレスが求められ
る。
STOスタック13は、複数の論理空間が同時にアクテ
ィブになる場合に、各空間にユニークな識別子(ID)
を割当てる回路である。このIDは論理アドレスの拡張
と考えられ、TLB12に仮想空間識別子(STOID
)として登録される。
ィブになる場合に、各空間にユニークな識別子(ID)
を割当てる回路である。このIDは論理アドレスの拡張
と考えられ、TLB12に仮想空間識別子(STOID
)として登録される。
比較回路14では、論理アドレスのBit8〜12とと
もに、STOIDも比較の対象とする。TLB12内の
KEY部には、記憶保護のためのメモリ・キーのコピー
が格納される。
もに、STOIDも比較の対象とする。TLB12内の
KEY部には、記憶保護のためのメモリ・キーのコピー
が格納される。
バッファ記憶装置は、バッファタグ部15とバッファデ
ータ部16とからなり、アドレス・レジスタ11のBs
t20ないしBit 25により索引される。なお*
Bit 20〜28は、論理アドレスおよび物理アドレ
スが共に等しい部分である。上記Bst20〜25によ
って、バッファタグ部15の16個のアソシアティブが
同時にアクセスされ。
ータ部16とからなり、アドレス・レジスタ11のBs
t20ないしBit 25により索引される。なお*
Bit 20〜28は、論理アドレスおよび物理アドレ
スが共に等しい部分である。上記Bst20〜25によ
って、バッファタグ部15の16個のアソシアティブが
同時にアクセスされ。
各アソシアティブの64アドレスの1つが読み出される
。バッファタグ部15内の物理アドレスBit8〜19
は、TLB12から読み出された物理アドレスBttF
3〜19と比較される。比較回路17では、TLB12
のプライマリおよびオルタネートの2つのエントリーの
物理アドレスとそれぞれ比較するが、これはTLB12
における比較結果を待たずにバッファタグ部15の内容
と比較を行うためである。
。バッファタグ部15内の物理アドレスBit8〜19
は、TLB12から読み出された物理アドレスBttF
3〜19と比較される。比較回路17では、TLB12
のプライマリおよびオルタネートの2つのエントリーの
物理アドレスとそれぞれ比較するが、これはTLB12
における比較結果を待たずにバッファタグ部15の内容
と比較を行うためである。
いわゆるストアスル一方式のバッファ記憶装置では、チ
ャネルやCPUの4主記憶装置への書き込み時には、書
き込みアドレスが他CPUのバッファ記憶装置へ送られ
、該書き込みアドレスがバッファ記憶装置に存在する場
合には、そのプルツクを無効にしなければならない。該
書き込みアドレスは、物理アドレスで送られてくるため
、アドレス・レジスタ11に入ったのち、TLB12を
索引せずに直接比較回路17に入る。
ャネルやCPUの4主記憶装置への書き込み時には、書
き込みアドレスが他CPUのバッファ記憶装置へ送られ
、該書き込みアドレスがバッファ記憶装置に存在する場
合には、そのプルツクを無効にしなければならない。該
書き込みアドレスは、物理アドレスで送られてくるため
、アドレス・レジスタ11に入ったのち、TLB12を
索引せずに直接比較回路17に入る。
TLB12を索引した場合には、比較回路14トハツフ
ァタグ部15の比較回路17とのアンド条件により、3
2個の比較回路のうち、ただ1つが一致となる。ブロッ
ク選択回路19は、比較回路17の出力にもとづいて、
16アソシアテイブの1つを選択する。そしてバッファ
データ部16の一致したアソシアティブのうち、アドレ
ス・レジスタ11のBit 26〜28で選択された6
4バイト中の8バイトのデータが、第2図図示命令制御
ユニット7ならびに演算処理ユニット8へ送られる。
ァタグ部15の比較回路17とのアンド条件により、3
2個の比較回路のうち、ただ1つが一致となる。ブロッ
ク選択回路19は、比較回路17の出力にもとづいて、
16アソシアテイブの1つを選択する。そしてバッファ
データ部16の一致したアソシアティブのうち、アドレ
ス・レジスタ11のBit 26〜28で選択された6
4バイト中の8バイトのデータが、第2図図示命令制御
ユニット7ならびに演算処理ユニット8へ送られる。
バッファ記憶装置上に該当アドレスが存在しなイ場合に
は、バッファタグ部15での一致が得られず、記憶制御
装置経由で主記憶装置からデータをバッファ記憶装置に
転送する。これをムーブ・イア(MOVE−IN)と呼
ぶ。ムーブ・イン時のアドレスは、アドレス・レジスタ
18を経由して主記憶装置へ送られる。アドレス・レジ
スタ18のBtt8〜19へは、プライマリおよびオル
タネートの2つのTLB12の内、論理アドレスが一致
したほうの物理アドレスB<t8〜19が入る。
は、バッファタグ部15での一致が得られず、記憶制御
装置経由で主記憶装置からデータをバッファ記憶装置に
転送する。これをムーブ・イア(MOVE−IN)と呼
ぶ。ムーブ・イン時のアドレスは、アドレス・レジスタ
18を経由して主記憶装置へ送られる。アドレス・レジ
スタ18のBtt8〜19へは、プライマリおよびオル
タネートの2つのTLB12の内、論理アドレスが一致
したほうの物理アドレスB<t8〜19が入る。
Bit20〜25については、アドレス・レジスタ11
のBst20〜25がそのまま入る。
のBst20〜25がそのまま入る。
ところでデータ処理装置において、バッファ記憶装置の
容量は、システムの性能を決定する重要な要因となる。
容量は、システムの性能を決定する重要な要因となる。
バッファ記憶装置上での平均命令実行時間をTBF、主
記憶装置のアクセスタイムをTACC+ また1命令
あたりのバッファ記憶装置の平均ミスヒツト率をNFと
すると、システムでの平均命令実行時間Tは1次のよう
になる。
記憶装置のアクセスタイムをTACC+ また1命令
あたりのバッファ記憶装置の平均ミスヒツト率をNFと
すると、システムでの平均命令実行時間Tは1次のよう
になる。
T = TBp + TACCX N p’従って、バ
ッファ記憶装置のヒツト率が高くなるほどNFが小さく
なり、システムでの平均命令実行時間は早くなる。NF
を小さくするには、バッファ記憶装置の容量を大きくす
るのが最も良い。
ッファ記憶装置のヒツト率が高くなるほどNFが小さく
なり、システムでの平均命令実行時間は早くなる。NF
を小さくするには、バッファ記憶装置の容量を大きくす
るのが最も良い。
しかしながら、仮想記憶方式を用いたデータ処理装置で
は、バッファ記憶装置で用いられるアドレスのビット数
に制約を受ける。
は、バッファ記憶装置で用いられるアドレスのビット数
に制約を受ける。
例えば、4にバイトを1ページとして扱う仮想記憶方式
では、アドレスのBit8〜19は、論理アドレスと物
理アドレスとが異なるフィールドであり、Bit20〜
31は、ページ内アドレスであって、論理アドレスと物
理アドレスが等しいフィールドである。
では、アドレスのBit8〜19は、論理アドレスと物
理アドレスとが異なるフィールドであり、Bit20〜
31は、ページ内アドレスであって、論理アドレスと物
理アドレスが等しいフィールドである。
通常のバッファ記憶装置は、物理アドレスでアクセスす
る方式をとっているため、アドレスとして使えるのは、
Bit20〜31の4にバイトとなる。バッファ記憶を
4にバイト以上にするため。
る方式をとっているため、アドレスとして使えるのは、
Bit20〜31の4にバイトとなる。バッファ記憶を
4にバイト以上にするため。
いわゆるアソシアティブ方式が導入され2例えば16ア
ソシアテイブでは、全容量が64にバイトとなる。バッ
ファ記憶装置の容量を増やす方式として、アソシアティ
ブ数を多くすることと、1アソシアテイブ内の容量を大
きくすることが考えられる。アソシアティブ数を多くす
ると、メモリ素子の数とともに比較回路も増え、コスト
的にがなり高価なものとなる。しかし、前述の理由によ
り。
ソシアテイブでは、全容量が64にバイトとなる。バッ
ファ記憶装置の容量を増やす方式として、アソシアティ
ブ数を多くすることと、1アソシアテイブ内の容量を大
きくすることが考えられる。アソシアティブ数を多くす
ると、メモリ素子の数とともに比較回路も増え、コスト
的にがなり高価なものとなる。しかし、前述の理由によ
り。
1アソシアテイブの容量は、物理アドレスでアクセスす
る限り、4にバイト以上にはならない。
る限り、4にバイト以上にはならない。
(C)1 発明の目的と構成
本発明は、上記問題点の解決を図り、論理アドレスの一
部をバッファ記憶装置のアクセスに用いることにより、
1アソシアテイブあたりの容量を太きくシ、安価で大容
量のバッファ記憶装置を提供可能とすることを目的とし
ている。ところで。
部をバッファ記憶装置のアクセスに用いることにより、
1アソシアテイブあたりの容量を太きくシ、安価で大容
量のバッファ記憶装置を提供可能とすることを目的とし
ている。ところで。
単に論理アドレスでバッファ記憶装置をアクセスした場
合、同一物理アドレスのデータブロックが。
合、同一物理アドレスのデータブロックが。
バッファ記憶装置に複数存在してしまう可能性がある。
本発明は、この点もスピードを損うことなく解決するこ
とを目的としている。そのため1本発明のpジカルバツ
ファ記憶制御方式は、主記憶装置と、論理アドレスを上
記主記憶装置の物理アドレスに変換するアドレス変換バ
ッファ装置と。
とを目的としている。そのため1本発明のpジカルバツ
ファ記憶制御方式は、主記憶装置と、論理アドレスを上
記主記憶装置の物理アドレスに変換するアドレス変換バ
ッファ装置と。
ISアドレス情報を保持するバッファタグ部および該バ
ッファタグ部の上記・智アドレス情報に対応するデータ
を保持するバッファデータ部を有するバッファ記憶装置
とをそなえたデータ処理装置において、上記バッファタ
グ部および上記バッファデータ部へのアクセスを論理ア
ドレスのページ内アドレスと下位ページアドレスとによ
って行うよう構成するとともに、上記主記憶装置から上
記バッファ記憶装置へのデータ転送にあたって、上記バ
ッファデータ部への複数のデータ転送サイクルの際、該
バッファデータ部のアドレスをブロック内アドレスで変
化させる回路と、上記バッファタグ部のアドレスを上記
下位ページアドレスで変化させる選択回路とをそなえ、
タグサーチにより当該データ転送のデータブロックと重
複する物理アドレスのデータブロックを無効化する制御
を行うことを特徴としている。以下図面を参照しつつ説
明する。
ッファタグ部の上記・智アドレス情報に対応するデータ
を保持するバッファデータ部を有するバッファ記憶装置
とをそなえたデータ処理装置において、上記バッファタ
グ部および上記バッファデータ部へのアクセスを論理ア
ドレスのページ内アドレスと下位ページアドレスとによ
って行うよう構成するとともに、上記主記憶装置から上
記バッファ記憶装置へのデータ転送にあたって、上記バ
ッファデータ部への複数のデータ転送サイクルの際、該
バッファデータ部のアドレスをブロック内アドレスで変
化させる回路と、上記バッファタグ部のアドレスを上記
下位ページアドレスで変化させる選択回路とをそなえ、
タグサーチにより当該データ転送のデータブロックと重
複する物理アドレスのデータブロックを無効化する制御
を行うことを特徴としている。以下図面を参照しつつ説
明する。
(D) 発明の実施例
第4図は本発明の一実施例構成、第5図は本発明の一実
施例のムーブイン・シーケンスの動作を説明するための
図を示す。
施例のムーブイン・シーケンスの動作を説明するための
図を示す。
第4図において、符号11ないし19は第3図に対応し
、20はバッファタグ部15の選択回路。
、20はバッファタグ部15の選択回路。
21はバッファデータ部16の選択回路を表わす。
本発明の場合、論理アドレスの下位ページアドレスがバ
ッファ記憶装置のアクセスに用いられる。
ッファ記憶装置のアクセスに用いられる。
すなわち1例えば第4図図示の如く、アドレスレジスタ
11のBit 19がバッファタグ部15およびバッフ
ァデータ部16のアクセスに利用される。
11のBit 19がバッファタグ部15およびバッフ
ァデータ部16のアクセスに利用される。
これにより、バッファ記憶装置の1アソシアテイブは、
Bit 19〜25による128アドレスの8にバイ
トとなり、メモリ素子の集積度をあげるだけで1周辺回
路をほとんど増やさずに、128にバイトのバッファが
構成できることとなる。
Bit 19〜25による128アドレスの8にバイ
トとなり、メモリ素子の集積度をあげるだけで1周辺回
路をほとんど増やさずに、128にバイトのバッファが
構成できることとなる。
上記の如くにした場合、第2図図示命令制御ユニット7
から送られた論理アドレスが、バッファタグ部15に存
在しなくても、対応する物理アドレスが別の論理アドレ
スで登録されている可能性がある。すなわち、アドレス
のBit 19は、論理アドレスと物理アドレスとで、
独立しているため。
から送られた論理アドレスが、バッファタグ部15に存
在しなくても、対応する物理アドレスが別の論理アドレ
スで登録されている可能性がある。すなわち、アドレス
のBit 19は、論理アドレスと物理アドレスとで、
独立しているため。
論理アドレスの84g19がrOJの場合と、Bttl
9が「1」の場合の双方に同一の物理アドレスが重複し
で存在しないようにする必要がある。そのため。
9が「1」の場合の双方に同一の物理アドレスが重複し
で存在しないようにする必要がある。そのため。
主記憶装置へデータの読み出しを要求した場合には、同
一物理アドレスが登録され得る論理アドレスで、バッフ
ァタグ部15をサーチし、該当アドレスが登録されてい
れば、そのデータブロックを無効化する。選択回路20
は、上記バッファタグ部15のサーチにあたって、関連
した論理アドレスを生成するための回路である。すなわ
ち、サーチすべきアドレスは、命令制御ユニットからの
アドレスをそのまま使い、アドレス・レジスタ11のB
it 19を反転することにより、同一物理アドレスが
登録され得る論理アドレスが作り出され。
一物理アドレスが登録され得る論理アドレスで、バッフ
ァタグ部15をサーチし、該当アドレスが登録されてい
れば、そのデータブロックを無効化する。選択回路20
は、上記バッファタグ部15のサーチにあたって、関連
した論理アドレスを生成するための回路である。すなわ
ち、サーチすべきアドレスは、命令制御ユニットからの
アドレスをそのまま使い、アドレス・レジスタ11のB
it 19を反転することにより、同一物理アドレスが
登録され得る論理アドレスが作り出され。
それによってバッファタグ部15をアクセスする。
そして、この論理アドレスに同一物理アドレスが登録さ
れていれば、バッファタグ部15のエントリにあるバリ
ッド・ビットVを「0」にして、無効化する。こうして
、複数の同一物理アドレスがバッファ記憶装置に存在し
ないようにする。従って。
れていれば、バッファタグ部15のエントリにあるバリ
ッド・ビットVを「0」にして、無効化する。こうして
、複数の同一物理アドレスがバッファ記憶装置に存在し
ないようにする。従って。
論理アドレスでタグ・マツチが得られれば、対応するバ
ッファデータ部16のデータに対してフェッチ、ストア
を行うことができる。
ッファデータ部16のデータに対してフェッチ、ストア
を行うことができる。
論理アドレスでストアを行う際、該論理アドレスでタグ
・マツチが得られれば、そのままバッファデータ部16
に書き込むことができるが、タグ・マツチが得られなく
ても、対応する物理アドレスが存在する可能性があるの
で、ムーブイン同様バッファタグ部15をサーチする。
・マツチが得られれば、そのままバッファデータ部16
に書き込むことができるが、タグ・マツチが得られなく
ても、対応する物理アドレスが存在する可能性があるの
で、ムーブイン同様バッファタグ部15をサーチする。
本発明は、このサーチ・サイクルをムーブインのサイク
ルで行うことにより、バッファ記憶装置のビジ一時間を
少なくする。第4図図示選択回路20および21は論理
アドレスでサーチするためにアドレス・レジスタ11の
Bit 19を反転させる回路であるが。
ルで行うことにより、バッファ記憶装置のビジ一時間を
少なくする。第4図図示選択回路20および21は論理
アドレスでサーチするためにアドレス・レジスタ11の
Bit 19を反転させる回路であるが。
上記ムーブイン時においては、以下に述べる如く。
異なる制御を受ける。
次に第5図を参照して、ムーブイン・シーケンスの動作
例を、従来方式と対比して説明する。第5図イ)は従来
方式の動作例を示すものであす、第5図(ロ)は本発明
による方式の例である。
例を、従来方式と対比して説明する。第5図イ)は従来
方式の動作例を示すものであす、第5図(ロ)は本発明
による方式の例である。
通常、バッファ記憶装置と主記憶装置との間では、複数
回に分けて、ブロックデータ転送が行われる。例えば1
プpツク64バイトでデータ転送幅が8バイトであると
、8回の各データ転送毎に。
回に分けて、ブロックデータ転送が行われる。例えば1
プpツク64バイトでデータ転送幅が8バイトであると
、8回の各データ転送毎に。
バッファデータ部16へ8バイトずつデータを書き込む
こととなる。このムーブインのアドレスを5ooo番地
(16進)とすると、アドレスレジスタ11のBttl
9はrOJになる。ここで第4図図示選択回路20.
21がないとすると、バッファタグ部15およびバッフ
ァデータ部のアドレスは。
こととなる。このムーブインのアドレスを5ooo番地
(16進)とすると、アドレスレジスタ11のBttl
9はrOJになる。ここで第4図図示選択回路20.
21がないとすると、バッファタグ部15およびバッフ
ァデータ部のアドレスは。
2進表示で、第5図(i′)図示の如くになる。N−5
図イ)かられかるように、ムーブイン中は、バッファタ
グ部15には同一アドレスしか入っておらず。
図イ)かられかるように、ムーブイン中は、バッファタ
グ部15には同一アドレスしか入っておらず。
最初と最後のバッファタグ部15へのバリッド・ピッ)
Vと物理アドレスの書き込みサイクル以外では、バッフ
ァタグ部15は使用されない。
Vと物理アドレスの書き込みサイクル以外では、バッフ
ァタグ部15は使用されない。
そこで本発明の場合、第4図図示選択回路20゜21を
付けることにより、第5図(ロ)図示の如く。
付けることにより、第5図(ロ)図示の如く。
バッファタグ部15とバッファデータ部16へのページ
下位アドレスのBit 19を独立して制御し。
下位アドレスのBit 19を独立して制御し。
ムーブイン中のバッファタグ部15の空きサイクルで関
連する他の論理アドレスのサーチを行う。
連する他の論理アドレスのサーチを行う。
すなわち、第5図(ロ)に図示したムーブイン・シーケ
ンスのサイクル■で2選択回路20はバッファタグ部1
5に対するサーチアドレスとして+ Bst19を「1
」にする。一方1選択回路21は、ムーブインのアドレ
スをアドレス・レジスタ11から選択し* Bit l
9を「0」のままとする。これにより、ムーブインの
空きサイクルを利用して、物理アドレスが入り得る論理
アドレスをすべでサーチすることができる。サーチの結
果、バッファタグ部15のエントリを無効にしなければ
ならないときには、ざらに空きサイクルを利用して、第
5図(ロ)のシーケンスに示したように1例えばサイク
ル■でバリッド・ビットVをrOJにする。こうしで。
ンスのサイクル■で2選択回路20はバッファタグ部1
5に対するサーチアドレスとして+ Bst19を「1
」にする。一方1選択回路21は、ムーブインのアドレ
スをアドレス・レジスタ11から選択し* Bit l
9を「0」のままとする。これにより、ムーブインの
空きサイクルを利用して、物理アドレスが入り得る論理
アドレスをすべでサーチすることができる。サーチの結
果、バッファタグ部15のエントリを無効にしなければ
ならないときには、ざらに空きサイクルを利用して、第
5図(ロ)のシーケンスに示したように1例えばサイク
ル■でバリッド・ビットVをrOJにする。こうしで。
ムーブイン時のタグ・サーチが効率よく行われることと
なる。
なる。
論理アドレスによるストアを行う際には、ストアスル一
方式のバッファでは、タグ・サーチを必要とする。しか
し、ストアスル一方式でも、バッファ記憶への書き込み
時には、バッファ記憶へデータブロックをムーブインし
てから行うように制御すればよく、上記の如くムーブイ
ン・サーチにより、物理アドレスの制御ができる。なお
、第4図の実施例では、論理アドレスの下位ページアド
レスとして、 Bjt 19を使用する例を示したが。
方式のバッファでは、タグ・サーチを必要とする。しか
し、ストアスル一方式でも、バッファ記憶への書き込み
時には、バッファ記憶へデータブロックをムーブインし
てから行うように制御すればよく、上記の如くムーブイ
ン・サーチにより、物理アドレスの制御ができる。なお
、第4図の実施例では、論理アドレスの下位ページアド
レスとして、 Bjt 19を使用する例を示したが。
これに限られるわけではなく1例えば論理アドレスのB
it 18およびBttl 9を使うことにより。
it 18およびBttl 9を使うことにより。
256にバイトのバッファをも構成できることは明らか
である。
である。
(E) 発明の詳細
な説明した如く1本発明によれば、比較回路の数などを
増加させることなく、バッファ記憶に集積度の大きなメ
モリ素子を使用し、わずかの回路を付加するだけで、安
価で大容量のバッファ記憶装置を構成することができる
ようになり、システムの性能を向上させることが可能と
なる。
増加させることなく、バッファ記憶に集積度の大きなメ
モリ素子を使用し、わずかの回路を付加するだけで、安
価で大容量のバッファ記憶装置を構成することができる
ようになり、システムの性能を向上させることが可能と
なる。
第1図はシステムの全体構成例、1rP2図は中央処理
装置のブロック図、第3図は従来のバッファ記憶装置等
の例、第4図は本発明の一実施例構成。 第5図は本発明の一実施例のムーブイン・シーケンスの
動作を説明するための図を示す。 図中、11はアドレス・レジスタ、12はTLB、15
はバッファタグ部、16はバッファデータ部、20およ
び21は選択回路を表わす。 特許出願人 富士通株式会社
装置のブロック図、第3図は従来のバッファ記憶装置等
の例、第4図は本発明の一実施例構成。 第5図は本発明の一実施例のムーブイン・シーケンスの
動作を説明するための図を示す。 図中、11はアドレス・レジスタ、12はTLB、15
はバッファタグ部、16はバッファデータ部、20およ
び21は選択回路を表わす。 特許出願人 富士通株式会社
Claims (1)
- 主記憶装置と、論理アドレスを上記主記憶装置の物理ア
ドレスに変換するアドレス変換バッファ装置と、アドレ
ス情報を保持するバッファタグ部および該バッファタグ
部の上記アドレス情報に対応するデータを保持するバッ
ファデータ部を有するバッファ記憶装置とをそなえたデ
ータ処理装置において、上記バッファタグ部および上記
バッファデータ部へのアクセスを論理アドレスのページ
内アドレスと下位ページアドレスとによって行うよう構
成するとともに、上記主記憶装置から上記バッファ記憶
装置へのデータ転送にあたって、上記バッファデータ部
への複数のデータ転送サイクルの際1 該バッファデー
タ部のアドレスをブロック内アドレスで変化させる回路
と、上記バッファタグ部のアドレスを上記下位ページア
ドレスで変化させる選択回路とをそなえ、タグサーチに
より当該データ転送のデータブロックと重複する物理ア
ドレスのデータブロックを無効化する制御を行うことを
特徴とするロジカルバッファ記憶制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58093751A JPS59218692A (ja) | 1983-05-27 | 1983-05-27 | ロジカルバツフア記憶制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58093751A JPS59218692A (ja) | 1983-05-27 | 1983-05-27 | ロジカルバツフア記憶制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59218692A true JPS59218692A (ja) | 1984-12-08 |
Family
ID=14091128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58093751A Pending JPS59218692A (ja) | 1983-05-27 | 1983-05-27 | ロジカルバツフア記憶制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59218692A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS628242A (ja) * | 1985-07-04 | 1987-01-16 | Digital:Kk | キャッシュメモリ装置 |
WO1993004431A1 (fr) * | 1991-08-15 | 1993-03-04 | Fujitsu Limited | Systeme de commande de memoire tampon |
US5426749A (en) * | 1991-08-15 | 1995-06-20 | Fujitsu Limited | Buffer control system using synonymic line address to retrieve second tag portion for fetch and store accesses while first tag portion is invalidated |
-
1983
- 1983-05-27 JP JP58093751A patent/JPS59218692A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS628242A (ja) * | 1985-07-04 | 1987-01-16 | Digital:Kk | キャッシュメモリ装置 |
JPH0448263B2 (ja) * | 1985-07-04 | 1992-08-06 | Digital Kk | |
WO1993004431A1 (fr) * | 1991-08-15 | 1993-03-04 | Fujitsu Limited | Systeme de commande de memoire tampon |
US5426749A (en) * | 1991-08-15 | 1995-06-20 | Fujitsu Limited | Buffer control system using synonymic line address to retrieve second tag portion for fetch and store accesses while first tag portion is invalidated |
US5510973A (en) * | 1991-08-15 | 1996-04-23 | Fujitsu Limited | Buffer storage control system |
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