JP3240067B2 - 順次メモリ - Google Patents
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Static Random-Access Memory (AREA)
Description
に順次メモリ回路に関する。
次メモリは、2つの回路の間のバッファとして使われる
場合が多い。こう云うメモリは、データが入力された順
序に対応する予定の順序で、データが出力される為に、
「順次」と呼ばれる。順次メモリは、異なる入力/出力
速度で動作する装置が互いに連絡することができる様に
する。初期の順次メモリはシフトレジスタで構成され、
到来データ単位を所望の速度で逐次記憶し、異なる速度
で記憶されているデータ単位を読出す。一般的に、シフ
トレジスタで構成した順次メモリは記憶能力が限られて
いると共に、許容し難い遅延時間を持ち、その為多くの
動作にとっては不適当である。最近、先入れ先出し又は
後入れ後出しI/O順序を実施する為にポインタを使う
ランダムアクセス・メモリが開発されている。
るが、1個の順次メモリが動作し得るデータ速度を高め
ることが望ましい。CMOS SRAMでは、メモリに
対する書込みに3つの別々の動作が関係する。最初、書
込みビット線を一方の電圧レール(通常Vcc)までプ
リチャージし、その後プリチャージを不作動にする。メ
モリに書込もうとする値に応じて、2本のビット線(D
及び反転D)をVccとアース又はその逆に引張る。最
後に、ワード線と、書込もうとするセルの列選択をパル
ス駆動して、選ばれたセルの書込み動作を完了する。
込みの合間にプリチャージされることである。この為、
ビット線のプリチャージは電力を消費する動作である。
書込まれるセルと共通のワード線を持つ悉くのセルが選
択される。然し、こう云うセルに記憶されているデータ
は、夫々のビット線が列選択によって選択されておら
ず、レールが変らないから、書き直されない。ビット線
のプリチャージにより、パルス駆動されるセルの数が多
い為に、大電流状態が生ずる。メモリから読出す動作
は、メモリに書込む動作とよく似ており、従って、CM
OS RAMセルの性質の為に同様な電力損失がある。
は通常ブロック選択アーキテクチュアに頼って、ビット
線の長さ(これは典型的にはアクセス時間を改善する)
及びワード線の長さを短縮する。この為、SRAMが2
つ又は更に多くの別々のアレイに分割される。第1のア
レイが一杯になるや否や、2番目のアレイに対する書込
みが開始されると云う様に行なわれる。当然、ブロック
の数と、ブロックを一緒に組合せるのに必要な多重化レ
ベルとの間に兼ね合いがある。
込むのに3回の動作が必要である為、順次メモリのデー
タ速度は限られている。典型的には、書込み動作は、書
込みを実施するのと、書込みからの回復(即ち、次の書
込みに備えて、書込みビット線を一方の電圧レールにプ
リチャージする)のに、約10ナノ秒を必要とする。こ
の為、順次メモリの速度を改善することは、多かれ少な
かれ、CMOS SRAMアレイの速度の改良と結び付
いている。
速度の高い順次メモリを提供する必要がある。
来の順次メモリの伴う欠点及び問題を実質的に無くすか
又は防止する様な順次メモリ方法及び装置が提供され
る。
位を記憶する様に作用し得る複数個のメモリを有する。
インターリーブ制御回路が到来ワードを相次ぐメモリに
書込み、予定の順序でメモリからデータ単位を読出す。
る。2番目の書込み動作は、1番目の書込みセルが回復
するのを待たずに、1番目の書込み動作の直後に行なう
ことができるから、メモリに対する書込み速度が著しく
高くなる。同様に、回復の為の遅延なしに、メモリを次
々に読出すことができるから、データ出力速度が大幅に
高くなる。この発明は、LIFO及びFIFOを含め
て、色々な種類の順次メモリに使うことができる。この
発明並びにその利点が更に完全に理解される様に、次に
図面について説明する所を参照されたい。
は、図1乃至3を参照すれば最もよく理解されよう。種
々の図で、同じ又は対応する部分には、同じ参照数字を
用いている。
図である。順次メモリ10が、メモリ・バンク12a−
bと個別に記したメモリ・バンク12を有する。各々の
メモリ・バンク12がN個のメモリ・セルを有する。各
々のメモリ・セルはデータ単位を記憶する様に作用し得
る。図示の実施例では、各々のメモリ・セルが1ビット
に対する記憶装置を構成すると仮定している。然し、当
業者であれば分かる様に、多重ビットのデータ単位にし
てもよい。各々のメモリ・バンク12に読取ポインタ回
路14が付設されており、これを個々に読取ポインタ回
路14a,14bで示してあるが、更にやはり個々に書
込みポインタ回路16a,16bと記した書込みポイン
タ回路16が付設されている。読取ポインタ回路14
は、関連するメモリから次に読取るべきメモリ・セルを
示すポインタを持っており、書込みポインタ回路16は
到来データを記憶する為に利用し得る次のセルを示すポ
インタを持っている。更に、ポインタ回路14a−b及
び16a−bは、データ入力(DIN)信号に存在する
値をメモリ12内の適当なアドレスに読出し並びに書込
むと共に、出力する為に次のワードを読取る為の信号を
発生する回路を含んでいる。
照記号18a−bで示してある)が、順次メモリ10に
入力される制御信号に応答して、且つ内部で発生される
制御信号に応答して、制御信号を発生する。各々のデー
タ・アクセス制御回路18が順次メモリ10に対する読
取及び書込みクロック信号とリセット信号入力を受取
る。データ・アクセス制御回路18aが、後で説明する
バンク選択回路20からREN1及びWEN1を受取
る。データ・アクセス制御回路18bがバンク選択回路
20から信号REN2及びWEN2を受取る。フラグ発
生回路(図面に示していない)が、データ・アクセス制
御回路18aに対するEPTY1,FULL1及びNE
P11信号と、データ・アクセス制御回路18bに対す
るEPTY2,FULL2及びNEP12信号とを発生
する。EPTY1は、メモリ12aが空であることを示
し、FULL1はメモリ12aが一杯であることを示
す。NEP11(空の否定+1)は、メモリ12aが読
取りの為に利用し得る少なくとも2つの位置を持つこと
を示す。EPTY2,FULL2及びNEP12は、メ
モリ12bに対する同じ様な状態を示す。
び書込みパルス信号WP1及びRP1を発生する。WP
1が書込みポインタ回路16aに入力され、RP1がフ
ラグ発生回路に入力される。WP1及びRP1は、夫々
書込み及び読取に応答して発生されるパルスである。更
に、データ・アクセス制御回路18aが、読取ポインタ
回路14aに対する読取クロック信号(RCK1)、読
取ポインタ回路14aに対するRB1信号及び出力バッ
ファ制御回路22aに対するFALL1信号及びP1信
号を発生する。同様に、データ・アクセス制御回路18
bが、書込みポインタ回路16bに対するWP2信号、
フラグ発生回路に対するRP2信号、読取ポインタ回路
14bに対するRCK2信号、読取ポインタ回路14b
に対するRB2信号、出力バッファ制御回路22bに対
するFALL2及びP2信号を発生する。DINがメモ
リ12a−bと出力バッファ制御回路22a−bとに入
力される。データ出力信号(DOUT1)がメモリ・バ
ンク12aから出力され、出力バッファ回路22aに入
力される。DOUT2がメモリ・バンク12bから出力
され、出力バッファ回路22bに入力される。
るパルスであり、読取ポインタ回路14aに記憶される
ポインタのインクレメントの為に使われる。RB1は、
読取クロックに応答して、但し、データをメモリ12a
から出力バッファ回路22aに読出す時にだけ、発生さ
れるパルスである。この発明のこう云う一面は後で詳し
く説明する。FALL1信号は「落し込み」即ち、DI
Nの値を出力バッファ22aにラッチすることができる
様にする為に発生されるパルスである。この発明のこう
云う一面も、後で詳しく説明する。P1はRB1を遅延
させたものであって、データがメモリ12aから出力バ
ッファ回路22aに読出される時の落し込みを防止する
のに使われる。WP2,RP2,RCK2,RB2,F
ALL2及びP2は、メモリ12b及び出力バッファ2
2bに対して同じ作用を持つ。データ・アクセス制御回
路が、1989年11月28日に出願された発明者タイ
他の発明の名称「データ・アクセス制御装置及び方法」
と云う係属中の米国特許出願通し番号第442,100
号に詳しく説明されているので、これを引用する。
御回路18a−bから信号WP1,WP2,RP1及び
RP2を受取る。バンク選択回路20が信号WEN1,
WEN2,REN1及びREN2を出力する。これらの
信号がデータ・アクセス制御回路18a−b及び出力制
御回路24に結合される。
ALL1及びP1信号に結合されたナンド・ゲート26
を有する。ナンド・ゲート26の出力がインバータ28
の入力と、伝達ゲート30の反転制御入力とに結合され
ている。インバータ制御回路28の出力が伝達ゲート3
0の非反転制御入力に接続される。DIN信号が伝達ゲ
ート30の入力に結合される。インバータ34,36で
構成されるラッチ32が、伝達ゲート30の出力に結合
される。第2の伝達ゲート38の反転制御入力がパルス
発生器40の出力に結合される。この発生器は制御信号
RB1を受取って、それに応答して、DOUT1信号を
ラッチ32にラッチする為のパルスを発生する。パルス
発生器40の出力はインバータ42にも接続されてお
り、このインバータの出力が伝達ゲート38の非反転制
御入力に結合される。DOUT1信号が伝達ゲート38
の入力に結合される。伝達ゲート38の出力がラッチ3
2に結合される。ラッチ32の出力が出力制御回路24
に結合される。同様に、FALL2及びP2信号がナン
ド・ゲート44の入力に結合される。ナンド・ゲート4
4の出力がインバータ46の入力と、伝達ゲート48の
反転制御入力とに結合される。インバータ46の出力が
伝達ゲート48の非反転制御入力に接続される。DIN
が伝達ゲート48の入力に結合され、伝達ゲート48の
出力が、インバータ52,54で構成されたラッチ50
に結合される。ラッチ50に対する入力が出力伝達ゲー
ト56に結合され、このゲートの非反転制御入力がイン
バータ58の出力に結合され、反転入力がパルス発生器
60の出力に結合される。DOUT2信号が伝達ゲート
56の入力に結合される。パルス発生器60が信号RB
2を入力とし、インバータ58の入力に出力する。ラッ
チ50の出力が出力制御回路24に結合される。出力制
御回路24は2つのアンド・ゲート62,64を持ち、
その出力がオア・ゲート68に結合される。アンド・ゲ
ート62はREN1信号及びラッチ32の出力がその入
力に結合されており、アンド・ゲート64は、REN2
信号及びラッチ50の出力がその入力に接続されてい
る。オア・ゲート66の出力がメモリ10の出力(QO
UT)となる。
8,70,72,74で構成される。ナンド・ゲート6
8は、WP1信号及びナンド・ゲート70の出力を入力
とする。ナンド・ゲート70はナンド・ゲート68の出
力、WP2信号及びリセット信号を入力とする。ナンド
・ゲート72はRP1信号及びナンド・ゲート74の出
力を入力とする。ナンド・ゲート74はRP2信号、ナ
ンド・ゲート72の出力及びリセット信号を入力とす
る。ナンド・ゲート68の出力がWEN2信号を発生
し、ナンド・ゲート70の出力がWEN1信号を発生
し、ナンド・ゲート72の出力がREN2信号を発生
し、ナンド・ゲート74の出力がREN1信号を発生す
る。
同期である。書込み信号の有効な縁(例として、書込み
信号の立上りが有効な縁であると仮定する)で、DIN
信号によって表される値が、メモリ12が一杯でなけれ
ば、次に利用し得る位置に書込まれる。読取信号の有効
な縁(これも立上りと仮定する)で、次に読取るべき位
置が適当なメモリ12a又は12bからDOUT1又は
DOUT2信号に出力される。
ULL2信号がフラグ発生回路によって発生され、夫々
のメモリ・バンク12a−bが空であるか一杯であるか
を示す。フラグ発生回路は、1989年8月14日に出
願された発明者K.L.ウイリアムズ他の発明の名称
「プログラム可能な状態フラグ発生器FIFO」と云う
係属中の米国特許出願通し番号第393,440号に関
連して説明する。外部回路からリセット信号を受取る。
リセット信号が論理低である時、データ・アクセス制御
回路18が初期設定され、バンク選択回路20はWEN
1及びREN1が高でWEN2及びREN2が低の初期
状態に設定される。
が作用するか(即ち、どのメモリが次に到来するデータ
単位を記憶するか)を示す。WEN1が高である時、メ
モリ12aが作用し、WEN2が高である時、メモリ1
2bが作用する。ナンド・ゲート68,70がSR(セ
ット−リセット)フリップフロップを形成する。WEN
1が高でWEN2が低である時、ナンド・ゲート68,
70の出力は、WP1信号が低にパルス駆動されるま
で、この状態にとどまる。同様に、WEN2が論理高で
WEN1が論理低である時、ナンド・ゲート68,70
の出力は、WP2信号が低にパルス駆動されるまで変ら
ない。従って、メモリ・バンク12aに対する書込みの
後、WP1信号がデータ・アクセス制御回路18aによ
って低にパルス駆動され、こうしてWEN2信号と高に
すると共にWEN1信号を低にする。メモリ・バンク1
2bに対する書込みの後、データ・アクセス制御回路1
8はWP2を低にパルス駆動し、こうしてWEN1を高
及びWEN2を低に夫々強制的に変える。ナンド・ゲー
ト72,74の動作はナンド・ゲート68,70の動作
と同じである。メモリ・バンク12aからの読取りの
後、RP1が低にパルス駆動され、メモリ・バンク12
bからの読取りの後、RP2が低にパルス駆動される。
の書込み動作に対するクロック信号を示す図2に最もよ
く示されている。書込み信号の各々の作用する縁76
で、DIN信号の値を、WEN1及びWEN2信号によ
って示されたメモリに書込もうとする。この為、t
1 に、書込み信号が高に変化し、WP1を低に変化させ
る。WEN1がt1 の時に高であるから、信号DINの
データの値がメモリ・バンク12aに書込まれる。WP
1が低にパルス駆動された後、WEN1が低に変化し、
WEN2が高に変化して、次の書込みに備える。メモリ
・バンク12aは、時刻t3 まで、別の書込み動作の準
備が出来ないが、順次メモリ10は時刻t2 により多く
のデータを受取る様に作用し得る。この点で、書込み信
号が高に変化し、WP2信号を低にパルス駆動する。従
って、時刻t2 にDINにあるデータの値がメモリ・バ
ンク12bに書込まれる。WP2が低にパルス駆動され
た後、WEN1が高に変化し、WEN2が低に変化し
て、メモリ・バンク12aに対する次の書込みの用意を
する。
インターリーブ形でないメモリ・アーキテクチュアで利
用し得る場合より2倍速い速度でデータ単位を記憶する
ことができる。このデータ速度は、追加のメモリ・バン
クをインターリーブすることにより、更に高めることが
できる。例えば、4つのメモリ・バンク12を利用する
ことができれば、1個のメモリ・バンクがデータ単位を
記憶して回復するのに要する時間の内に、4回の書込み
動作を実行することができる。
動作も、インターリーブ形でないメモリの場合の2倍の
速度で、図1の順次メモリ10によって行なうことがで
きる。追加のデータ・バンク12を用いれば、データ伝
送速度を更に高めることができる。高くしたデータ出力
速度に対処する為、出力バッファ制御回路22a−b及
び出力制御回路24で構成されたI/O回路を設ける。
ァ回路22及び出力制御回路24の動作を説明する。図
3a−bは、出力制御回路24を介して出力する為に、
どの様にデータが出力バッファ回路22a−bにロード
されるかを示すグラフである。メモリ12a−bが空で
あれば、このメモリに向けられた新しいデータがメモリ
12a、又は12bと、関連するバッファ回路22a
(P1及びFALL1に応答して)又は22b(P2及
びFALL2に応答して)との両方に記憶される。従っ
て、メモリ12a−bが両方共最初は空であると仮定す
ると、1番目の入力データ単位がメモリ12aと出力バ
ッファ回路22aとの両方に書込まれ、2番目の入力デ
ータ単位がメモリ12bと出力バッファ回路22bの両
方に書込まれる。
から、データが関連するメモリ12に記憶されるよりも
ずっと前に、データがその中にラッチされる。3番目の
データ単位が読取動作の前に、順次メモリ10に書込ま
れた場合、3番目のデータ単位が(順次メモリ10がF
IFOであると仮定すれば)、メモリ・バンク12aに
書込まれる。出力回路が、REN1及びREN2信号に
応答して、信号バッファ回路22a−bの内の選ばれた
一方から読出す。
に読取動作が行なわれれば、3番目のデータ単位はDO
UT1を介してメモリ12aから読出され、出力制御回
路が出力バッファ22bに切換わるのと同時に(RB1
に応答して)出力バッファ回路22aに記憶され、次の
読取りに備える。この為、出力制御回路が次の読取りの
為に出力バッファ回路22aに切換わる時、正しいデー
タ単位がその中に記憶されている。
例によるのが最も分かりやすい。メモリ12a−bが最
初は空であると仮定すると、1番目のワードがメモリ1
2aに記憶され、2番目のワードがメモリ12bに記憶
される。読取及び書込み動作が略同じ速度で行なわれる
とした場合、1番目のワードに対する読取りは2番目の
ワードの書込みより前に行なわれる。然し、メモリ12
aの書込み動作が完全に行なわれるまでは、メモリ12
aから1番目のワードを読取ることはできない。図2に
ついて述べた様に、メモリ12aに対する書込み動作が
完全に行なわれるのは、2番目の書込み動作より若干時
間がたった後のことである。同様に、2番目のワード
は、3番目の書込み動作より或る時間がたつまでは、メ
モリ12bから読取ることができない。然し、この発明
は関連するメモリ12a又は12bから読取ろうとする
次のワードを記憶する高速バッファを用意している。バ
ッファ回路22a−bは、メモリ12a−bよりもずっ
と速くデータの値を記憶することができるから、出力し
ようとする次のデータの値が常に用意できている。
ば、到来するデータ単位が、各々の書込み動作の後、正
しい出力バッファ回路22に記憶される。出力バッファ
の内容を読取った時、その出力バッファは関連するメモ
リ12a又は12bからのデータを受取る。
らす。読取及び書込み動作がインターリーブ形でメモリ
に対して行なわれるから、余分の電力を必要とする一層
高速のトランジスタ技術に頼らずに、データ入力及び出
力伝送速度がかなり高くなる。更に、出力バッファ回路
22は、順次メモリ10に入力した直後に読取ることが
できる様にする。
が、特許請求の範囲によって定められたこの発明の範囲
内で、この実施例に種々の変更を加えることができるこ
とは云うまでもない。
記の実施態様を有する。 (1) 何れもデータ単位を記憶する様に作用し得る複数
個のメモリと、到来ワードを相次ぐメモリに書込むと共
に、予定の順序で前記メモリからデータ単位を読出すイ
ンターリーブ制御回路とを有する順次メモリ。
て、インターリーブ制御回路が先入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
て、インターリーブ制御回路が後入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
て、インターリーブ制御回路が、前記複数個のメモリの
内、それから読取る現在の1つを示す読取付能信号を発
生する回路を有する順次メモリ。
て、更にインターリーブ制御回路が、各々のメモリの
内、そこから読取る現在の位置を示す様に作用し得るポ
インタ回路を有する順次メモリ。
て、更にインターリーブ制御回路が、現在の位置にある
データ・ワードを出力する為の制御信号を現在のメモリ
に対して発生する回路を有する順次メモリ。
て、複数個のメモリがランダムアクセスメモリで構成さ
れる順次メモリ。
て、ランダムアクセス・メモリが静止形メモリである順
次メモリ。
データ単位を記憶する複数個のメモリと、制御回路とを
有し、該制御回路は、到来データ単位を相次ぐメモリに
書込んで、任意の1つのメモリの伝送速度より高い伝送
速度でデータ単位をFIFOに書込むことができる様に
する回路、及び相次ぐメモリからの到来データ単位を読
取って、任意の1つのメモリの伝送速度より高い伝送速
度でFIFOからデータ単位を読取ることができる様に
する回路で構成されているFIFOメモリ。
於て、書込み回路が、到来データ・ワードを書込むべき
前記メモリの内の現在の1つを示す回路を有するFIF
Oメモリ。
於て、特定する回路がフリップフロップで構成されるF
IFOメモリ。
於て、書込み制御回路が、各々のメモリに付設されてい
て、該メモリ内で到来データ単位を書込むべき現在の位
置を示すポインタを発生するポインタ回路を有するFI
FOメモリ。
於て、読取回路が、前記複数個のメモリの内、そこから
読取るべき現在の1つを示す回路を有するFIFOメモ
リ。
於て、更に読取回路が、夫々のメモリに付設されてい
て、該メモリ内でそこからデータの値を読取るべき現在
の位置を示すポインタを発生するポインタ回路を有する
FIFOメモリ。
於て、更に前記読取回路が、関連する現在の位置にある
データ・ワードを出力する制御信号を前記現在のメモリ
に対して発生する回路を有するFIFOメモリ。
て、到来データ単位を相次いで複数個のメモリに書込
み、予定の順序で前記メモリからデータ単位を読出す工
程を含む方法。
順序が先入れ先出しである方法。
順序が後入れ先出しである方法。
む工程が、次の到来データ単位を書込むべき現在のメモ
リを決定し、該データ単位を書き込むべき位置を示すポ
インタを前記現在のメモリに対して設定し、前記データ
単位を前記位置に書込む為の制御信号を発生する工程を
含む方法。
む工程が、そこから次のデータ単位を読取ろうとする現
在のメモリを決定し、該データ単位をそこから読取ろう
とする位置を示すポインタを前記現在のメモリに対して
設定し、前記位置から前記データ単位を読取る為の制御
信号を発生する工程を含む方法。
を達成する為に、関連する出力バッファ22a−bを持
つインターリーブ形メモリ12a−bを用いる。データ
・アクセス制御回路18及びバンク選択回路20が、メ
モリ・バンク12a−bに書込み、並びにそれから読取
る順序を制御する。出力バッファ回路22a−bは、デ
ータ・ワードが順次メモリ10に書込まれた後、瞬時的
に読取ることができる様にする。
の動作を例示する図。
Claims (1)
- 【請求項1】 データ単位を逐次受信する入力と、 複数のメモリであって、前記入力に接続され、前記デー
タ単位のうち選択されたデータ単位を記憶する前記複数
のメモリと、 前記複数のメモリに接続され、連続する前記選択された
データ単位を連続する前記メモリに書き込み、前記メモ
リから所定の順序で前記書き込まれたデータ単位を読み
出すインターリーブ制御回路を含む順次メモリであっ
て、 前記インターリーブ制御回路は、 それぞれ前記複数のメモリの内の関連するメモリに接続
され、データを書き込むべき次の連関メモリ位置を示す
複数のポインタ回路であって、第一あるいは第二の状態
のいずれかを有する第一制御信号を受信し前記第一制御
信号に応じてデータ単位を前記次の連関メモリ位置に書
き込む前記複数の書き込みポインタ回路と、 前記複数のメモリのひとつにそれぞれ関連する複数のデ
ータアクセス制御回路であって、第一あるいは第二の状
態を有する書き込み信号と第一あるいは第二の状態を有
する第二の制御信号を受信し、前記書き込み信号の前記
第一の状態と前記第二の制御信号に応じて前記第一制御
信号の前記第一の状態を前記書き込みポインタ回路に与
える前記複数のデータアクセス制御回路と、 前記第一制御信号に応じて前記第二の制御信号を生成す
るバンク選択回路であって前記第二制御信号の一つは前
記第一の状態を有する前記バンク選択回路を有すること
を特徴とする前記順次メモリ。
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