JPH0376094A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0376094A JPH0376094A JP1211100A JP21110089A JPH0376094A JP H0376094 A JPH0376094 A JP H0376094A JP 1211100 A JP1211100 A JP 1211100A JP 21110089 A JP21110089 A JP 21110089A JP H0376094 A JPH0376094 A JP H0376094A
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- 230000015654 memory Effects 0.000 claims abstract description 76
- 230000000630 rising effect Effects 0.000 claims description 11
- 238000003491 array Methods 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体記憶技術さらには半導体メモリのアク
セス方式に適用して特に有効な技術に関し、例えばシリ
アルアクセスメモリに利用して有効な技術に関する。
セス方式に適用して特に有効な技術に関し、例えばシリ
アルアクセスメモリに利用して有効な技術に関する。
[従来の技術]
従来、テレビジョンやVTRにおける画像データの記憶
用に適した半導体メモリとして、シリアルアクセスメモ
リが提供されている。この種のシリアルアクセスメモリ
は、読出し書込み可能なメモリであるが、ランダムアク
セス機能はなく、内部にアドレスカウンタを有し、クロ
ックでインクリメントされることでアドレス信号を発生
することで高速化を図っている。
用に適した半導体メモリとして、シリアルアクセスメモ
リが提供されている。この種のシリアルアクセスメモリ
は、読出し書込み可能なメモリであるが、ランダムアク
セス機能はなく、内部にアドレスカウンタを有し、クロ
ックでインクリメントされることでアドレス信号を発生
することで高速化を図っている。
なお、シリアルアクセスメモリに関しては、「日経エレ
クトロニクスJ 1985年2月11日号、第219頁
〜第239頁に記載がある。また、関連する先願発明と
しては、特公昭62−154983号や特公昭62−1
4226号がある。
クトロニクスJ 1985年2月11日号、第219頁
〜第239頁に記載がある。また、関連する先願発明と
しては、特公昭62−154983号や特公昭62−1
4226号がある。
[発明が解決しようとする課題]
従来のシリアルアクセスメモリは、メモリセルアレイと
入出力データラッチ回路およびアドレスカウンタが1組
しか内蔵されておらず、すべて外部から入力されるクロ
ック信号の立下りに同期してデータを処理するようにさ
れていた。
入出力データラッチ回路およびアドレスカウンタが1組
しか内蔵されておらず、すべて外部から入力されるクロ
ック信号の立下りに同期してデータを処理するようにさ
れていた。
しかるに現在の半導体技術では、メモリのサイクルタイ
ムは20n秒程度が限界である。これに対し、ハイビジ
ョンの分野で1i″サイクルタイムがIon秒以下のメ
モリが要求されるようになってきており、従来のシリア
ルアクセスメモリでは対応しきれないという問題点があ
る。
ムは20n秒程度が限界である。これに対し、ハイビジ
ョンの分野で1i″サイクルタイムがIon秒以下のメ
モリが要求されるようになってきており、従来のシリア
ルアクセスメモリでは対応しきれないという問題点があ
る。
この発明の目的は、シリアルアクセスメモリの見かけ上
のアクセス速度を従来の2倍以上に高速化できるような
半導体記憶技術を提供することにある。
のアクセス速度を従来の2倍以上に高速化できるような
半導体記憶技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては1本明細書の記述および添附図面から明らかに
なるであろう。
ついては1本明細書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、メモリアレイを2つに分け、各メモリアレイ
に対応してアドレスカウンタおよび入出力デークラッチ
回路を設け、一方のメモリアレイ側のカウンタおよびラ
ッチ回路はクロック信号の立上り(もしくは立下り)に
同期して動作させ、他方のメモリアレイ側のカウンタお
よびラッチ回路はクロック信号の立下り(もしくは立上
り)に同期して動作させるようにするものである。
に対応してアドレスカウンタおよび入出力デークラッチ
回路を設け、一方のメモリアレイ側のカウンタおよびラ
ッチ回路はクロック信号の立上り(もしくは立下り)に
同期して動作させ、他方のメモリアレイ側のカウンタお
よびラッチ回路はクロック信号の立下り(もしくは立上
り)に同期して動作させるようにするものである。
[作用]
上記した手段によれば、2つのメモリアレイがクロック
の立上りと立下りに同期してそれぞれ交互にアクセスさ
れるため、一方のメモリアレイに対する読出しまたは書
込みが終了する前に他方のメモリアレイに対する読出し
または書き込みが開始されるため、パイプライン処理が
可能となり見かけ上2倍のアクセス速度で動作させるこ
とができるようになる。
の立上りと立下りに同期してそれぞれ交互にアクセスさ
れるため、一方のメモリアレイに対する読出しまたは書
込みが終了する前に他方のメモリアレイに対する読出し
または書き込みが開始されるため、パイプライン処理が
可能となり見かけ上2倍のアクセス速度で動作させるこ
とができるようになる。
[実施例]
第1図には本発明をシリアルアクセスメモリに適用した
場合の一実施例のブロック図が、また。
場合の一実施例のブロック図が、また。
第4図にはその要部の具体的回路構成例が示されている
。
。
特に制限されないが、図中破線Aで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
第1図において、↓A、IBは同じ記憶容量を持つメモ
リアレイで、このメモリアレイ1A、IBは、例えば第
4図に示すように2つのインバータの入出力端子が交差
結合されたフリップフロップからなり2組のトランスフ
ァゲートを有するデュアルポート型メモリセルMCがマ
トリックス状に配列されてなる。
リアレイで、このメモリアレイ1A、IBは、例えば第
4図に示すように2つのインバータの入出力端子が交差
結合されたフリップフロップからなり2組のトランスフ
ァゲートを有するデュアルポート型メモリセルMCがマ
トリックス状に配列されてなる。
各メモリアレイLA、IBに対応してそれぞれ入力ラッ
チ回路2A、2Bと、出力ラッチ回路3A、3Bおよび
ライト用アドレスカウンタ4A。
チ回路2A、2Bと、出力ラッチ回路3A、3Bおよび
ライト用アドレスカウンタ4A。
4Bとリード用アドレスカウンタ5A、5Bが設けられ
ている。
ている。
上記入力ラッチ回路2Aと2Bには、データ入力端子D
inに入力された書込みデータ信号をインバータ等から
なる入力バッファDBFで波形整形した信号が供給され
る。入力ラッチ回路2Aは、例えばマスタスレーブ型の
フリップフロップで構成され、外部より供給されるライ
トクロック信号WCKLの立下りに同期して、また入力
ラッチ回路2Bはライトクロック信号WCKLの立上り
に同期して入力データをラッチするように接続される。
inに入力された書込みデータ信号をインバータ等から
なる入力バッファDBFで波形整形した信号が供給され
る。入力ラッチ回路2Aは、例えばマスタスレーブ型の
フリップフロップで構成され、外部より供給されるライ
トクロック信号WCKLの立下りに同期して、また入力
ラッチ回路2Bはライトクロック信号WCKLの立上り
に同期して入力データをラッチするように接続される。
また、ライトクロック信号WCKLはライト側アドレス
カウンタ4Aと4Bに供給され、それぞれ立下りと立上
りに同期してカウントアツプさせる。そして、ライト側
アドレスカウンタ4Aの値はメモリアレイIAのライト
用デコーダ6Aに、またカウンタ4Bの値はメモリアレ
イIBのライト用デコーダ6Bに供給される。ライト用
デコーダ6Aと6Bは、メモリアレイ内の1本のワード
!WWLを選択レベルに開動するXデ−タ出力端と、メ
モリアレイl内の1対のデータ1jfWD L 。
カウンタ4Aと4Bに供給され、それぞれ立下りと立上
りに同期してカウントアツプさせる。そして、ライト側
アドレスカウンタ4Aの値はメモリアレイIAのライト
用デコーダ6Aに、またカウンタ4Bの値はメモリアレ
イIBのライト用デコーダ6Bに供給される。ライト用
デコーダ6Aと6Bは、メモリアレイ内の1本のワード
!WWLを選択レベルに開動するXデ−タ出力端と、メ
モリアレイl内の1対のデータ1jfWD L 。
WDLを上記人力ラッチ回路2A、2Bに接続するカラ
ムスイッチQcwユ、Qcw2をオン・オフ制御するY
デ−タ出力端とから構成されている(第4図参照)。
ムスイッチQcwユ、Qcw2をオン・オフ制御するY
デ−タ出力端とから構成されている(第4図参照)。
一方、リード側アドレスカウンタSAと5Bには、外部
から入力されるリードクロックRCLKが供給され、リ
ードクロックRCLKの立下りと立上りに同期してそれ
ぞれカウントアツプされる。
から入力されるリードクロックRCLKが供給され、リ
ードクロックRCLKの立下りと立上りに同期してそれ
ぞれカウントアツプされる。
リード側アドレスカウンタ5Aの値は、メモリアレイI
Aのリード用デコーダ7Aに、またカウンタ5Bの値は
メモリアレイIBのリード用デコーダ7Bにそれぞれ供
給される。リード用デコーダ7A、7BもXデ−タ出力
端とYデ−タ出力端とによって構成されている。読出し
データ線RDL、RDLはカラムスイッチQ c rl
l Q c r2を介して差動型センスアンプSAに接
続されている。
Aのリード用デコーダ7Aに、またカウンタ5Bの値は
メモリアレイIBのリード用デコーダ7Bにそれぞれ供
給される。リード用デコーダ7A、7BもXデ−タ出力
端とYデ−タ出力端とによって構成されている。読出し
データ線RDL、RDLはカラムスイッチQ c rl
l Q c r2を介して差動型センスアンプSAに接
続されている。
さらに、リードクロックRCLKは、例えばCMOSク
ロックド・インバータからなる出力ラッチ回路3A、3
Bに供給され、交互に動作させ、メモリアレイLA、I
Bから読み出されたデータをラッチする。出力ラッチ回
路3A、3Bにラッチされたリードデータは共通の出力
回路8に供給される。
ロックド・インバータからなる出力ラッチ回路3A、3
Bに供給され、交互に動作させ、メモリアレイLA、I
Bから読み出されたデータをラッチする。出力ラッチ回
路3A、3Bにラッチされたリードデータは共通の出力
回路8に供給される。
出力回路8は出力制御用ゲートG工、G2と、2つのN
チャンネルMO3FET Q工lQ2が直列接続され
てなる出力段等とからなり、外部から供給されるアウト
イネーブル信号UEがロウレベルのとき、上記出力ラッ
チ回路3Aまたは3Bから供給されるリードデータに応
じて、出力MO5FET Q工またはQ2のいずれか
一方をオンさせて、データ出力端子Doutをハイレベ
ルまたはロウレベルに開動する。また、出力回路8はア
ウトイネーブル信号OEがハイレベルにされると、出力
MO8FET Q、、Q、をともにオフさせる。これ
によって、データ出力端子Doutはハイインピーダン
ス状態にされる。
チャンネルMO3FET Q工lQ2が直列接続され
てなる出力段等とからなり、外部から供給されるアウト
イネーブル信号UEがロウレベルのとき、上記出力ラッ
チ回路3Aまたは3Bから供給されるリードデータに応
じて、出力MO5FET Q工またはQ2のいずれか
一方をオンさせて、データ出力端子Doutをハイレベ
ルまたはロウレベルに開動する。また、出力回路8はア
ウトイネーブル信号OEがハイレベルにされると、出力
MO8FET Q、、Q、をともにオフさせる。これ
によって、データ出力端子Doutはハイインピーダン
ス状態にされる。
なお、11はライト側カウンタのリセット端子、12は
リード側カウンタのリセット端子、13は書込み読出し
制御用のライトイネーブル端子、14はチップ選択用の
チップセレクト端子、また15.16は電源電圧端子で
ある。
リード側カウンタのリセット端子、13は書込み読出し
制御用のライトイネーブル端子、14はチップ選択用の
チップセレクト端子、また15.16は電源電圧端子で
ある。
リセット端子11に入力されたライトカウンタリセット
信号WRESは、ライトアドレスカウンタ4Aと4Bに
供給される。このリセット信号WRESがロウレベルに
されている状態で、ライトクロックWCLKが立ち下が
るとカウンタ4Aはリセットされ、ライトクロックWC
LKが立ち上がるとカウンタ4Bはリセットされる。
信号WRESは、ライトアドレスカウンタ4Aと4Bに
供給される。このリセット信号WRESがロウレベルに
されている状態で、ライトクロックWCLKが立ち下が
るとカウンタ4Aはリセットされ、ライトクロックWC
LKが立ち上がるとカウンタ4Bはリセットされる。
また、リセット端子12に入力されたり−ドカウンタリ
セット信号RRESは、す゛−ドアドレスカウンタ5A
と5Bに供給される。このリセット信号RRESがロウ
レベルにされている状態で、リードクロツタRCLKが
立ち下がるとカウンタ5Aはリセットされ、リードクロ
ックRCLKが立ち上がるとカウンタ5Bはリセットさ
れる。
セット信号RRESは、す゛−ドアドレスカウンタ5A
と5Bに供給される。このリセット信号RRESがロウ
レベルにされている状態で、リードクロツタRCLKが
立ち下がるとカウンタ5Aはリセットされ、リードクロ
ックRCLKが立ち上がるとカウンタ5Bはリセットさ
れる。
一方、制御端子13.14に入力されたライトイネーブ
ル信号WEやチップセレクト信号C8は、図示しないコ
ントロール回路に供給され、それらの信号に基づいてチ
ップ内の各回路ブロックに対する内部制御信号が形成さ
れる。
ル信号WEやチップセレクト信号C8は、図示しないコ
ントロール回路に供給され、それらの信号に基づいてチ
ップ内の各回路ブロックに対する内部制御信号が形成さ
れる。
次に、上記シリア゛ルアクセスメモリのライト動作およ
びリード動作を、第2図および第3図を用いて説明する
。
びリード動作を、第2図および第3図を用いて説明する
。
ライトカウンタリセット信号WRESがロウレベルにさ
れ、ライトクロック信号WCLKが入ってくると、クロ
ックの立下りに同期してライト側アドレスカウンタ4A
がリセットされ、アドレス「O」がメモリアレイIAに
供給される。また、ライトカウンタリセット信号WRE
Sのロウレベルの期間中にライトクロック信号WCLK
が立ち上がると、これに同期してライト側アドレスカウ
ンタ4Bがリセットされ、半周期遅れてアドレス「0」
がメモリアレイIBに供給される。その後、ライトカウ
ンタリセット信号WRESがハイレベルにされると、ク
ロックWCLKの立下りに同期してアドレスカウンタ4
Aがインクリメントされ、立上りに同期してアドレスカ
ウンタ4Bがインクリメントされる。これによって、ア
ドレスカウンタ4A、4Bは、各々クロックWCLKの
半周期ごとに交互にカウントアツプされていく。また。
れ、ライトクロック信号WCLKが入ってくると、クロ
ックの立下りに同期してライト側アドレスカウンタ4A
がリセットされ、アドレス「O」がメモリアレイIAに
供給される。また、ライトカウンタリセット信号WRE
Sのロウレベルの期間中にライトクロック信号WCLK
が立ち上がると、これに同期してライト側アドレスカウ
ンタ4Bがリセットされ、半周期遅れてアドレス「0」
がメモリアレイIBに供給される。その後、ライトカウ
ンタリセット信号WRESがハイレベルにされると、ク
ロックWCLKの立下りに同期してアドレスカウンタ4
Aがインクリメントされ、立上りに同期してアドレスカ
ウンタ4Bがインクリメントされる。これによって、ア
ドレスカウンタ4A、4Bは、各々クロックWCLKの
半周期ごとに交互にカウントアツプされていく。また。
入力ラッチ回路2Aと2BもライトクロックWCLKの
立下りと立上りに同期して交互にラッチ動作を繰り返す
。
立下りと立上りに同期して交互にラッチ動作を繰り返す
。
従って、ライトクロックWCLKに同期して、1サイク
ル中に2回データ入力端子Dinより書込みデータを入
れてやると、データはメモリアレイIAとIBに交互に
書き込まれていく、これによって、従来と同一のクロッ
クで従来の2倍の速度で書込みが行なえる。
ル中に2回データ入力端子Dinより書込みデータを入
れてやると、データはメモリアレイIAとIBに交互に
書き込まれていく、これによって、従来と同一のクロッ
クで従来の2倍の速度で書込みが行なえる。
一方、上記ライト動作と別にあるいは並行して、リード
カウンタリセット信号RRESをロウレベルに変化させ
てからリードクロックRCLKをメモリに入れてやると
、クロックRCLKの立下りに同期してリード側アドレ
スカウンタ5Aがリセッ1−され、クロックRCLKの
立上りに同期してカウンタ5Bがリセットされる。その
後、リードカウンタリセット信号RRESがハイレベル
にされると、クロックRC:LKの立下りに同期してカ
ウンタ5Aが、また立上りに同期してカウンタ5Bがイ
ンクリメントされる。アドレスカウンタ5A、5Bが更
新されると、新しいメモリセルがアクセスされ、はぼ半
周期後にセンスアンプSAの出力レベルが確定する。
カウンタリセット信号RRESをロウレベルに変化させ
てからリードクロックRCLKをメモリに入れてやると
、クロックRCLKの立下りに同期してリード側アドレ
スカウンタ5Aがリセッ1−され、クロックRCLKの
立上りに同期してカウンタ5Bがリセットされる。その
後、リードカウンタリセット信号RRESがハイレベル
にされると、クロックRC:LKの立下りに同期してカ
ウンタ5Aが、また立上りに同期してカウンタ5Bがイ
ンクリメントされる。アドレスカウンタ5A、5Bが更
新されると、新しいメモリセルがアクセスされ、はぼ半
周期後にセンスアンプSAの出力レベルが確定する。
メモリアレイ側A側の入力ラッチ回路2Aはカウンタ4
Aと同じくライトクロックWCLKの立下りに同期して
動作され、データをラッチするが、出力ラッチ回路3A
はカウンタ5Aよりも半周期遅れて動作され、メモリア
レイIAから読み出されたデータをラッチする。また、
メモリアレイ側B側の出力ラッチ回路3Bはリードクロ
ックRCLKの立下りに同期して読出しデータをラッチ
する。
Aと同じくライトクロックWCLKの立下りに同期して
動作され、データをラッチするが、出力ラッチ回路3A
はカウンタ5Aよりも半周期遅れて動作され、メモリア
レイIAから読み出されたデータをラッチする。また、
メモリアレイ側B側の出力ラッチ回路3Bはリードクロ
ックRCLKの立下りに同期して読出しデータをラッチ
する。
このようにして、メモリアレイLA、IBは半周期ずれ
てリードアクセスされ、出力ラッチ回路3Aと3Bが半
周期ごとに交互に動作される。そして、ラッチされたデ
ータは共通の出力回路8へ送られ、データ出力端子Do
utより外部へ出力される。その結果、従来と同一周期
のクロックを用いて従来の2倍の速度で読出しを行なう
ことができる。
てリードアクセスされ、出力ラッチ回路3Aと3Bが半
周期ごとに交互に動作される。そして、ラッチされたデ
ータは共通の出力回路8へ送られ、データ出力端子Do
utより外部へ出力される。その結果、従来と同一周期
のクロックを用いて従来の2倍の速度で読出しを行なう
ことができる。
しかも、メモリアレイLA、 1Bを構成するメモリセ
ルがデュアルポート型とされ、ライト用とリード用のア
ドレスカウンタおよびライト用とリード用デコーダを有
しているため、ライト動作と並行してリード動作を行な
うことができる。ライトクロックWCLKとリードクロ
ックRCLKの周期は、メモリアレイのライト時とリー
ド時のアクセスタイムによって決定され、互いに周期が
異なっていてもよいことはいうまでもない。
ルがデュアルポート型とされ、ライト用とリード用のア
ドレスカウンタおよびライト用とリード用デコーダを有
しているため、ライト動作と並行してリード動作を行な
うことができる。ライトクロックWCLKとリードクロ
ックRCLKの周期は、メモリアレイのライト時とリー
ド時のアクセスタイムによって決定され、互いに周期が
異なっていてもよいことはいうまでもない。
なお、上記実施例では、クロックWCLK(RCLK)
の立下りと立上りに同期してIA側と1B側をそれぞれ
動作させているが、別々のクロック入力端子を設け、実
施例のクロックの2倍の周波数を有し、互いに半周期位
相のずれた2つのクロックを入れて、それぞれを立下り
に同期して動作させるようにしてもよい。また、実施例
では、メモリアレイと、ライト用およびリード用アドレ
スカウンタと入出力ラッチ回路を2組設けているが、こ
れらの回路を3組設けて3分のエサイクルずつタイミン
グをずらして動作させるようにしてもよい。
の立下りと立上りに同期してIA側と1B側をそれぞれ
動作させているが、別々のクロック入力端子を設け、実
施例のクロックの2倍の周波数を有し、互いに半周期位
相のずれた2つのクロックを入れて、それぞれを立下り
に同期して動作させるようにしてもよい。また、実施例
では、メモリアレイと、ライト用およびリード用アドレ
スカウンタと入出力ラッチ回路を2組設けているが、こ
れらの回路を3組設けて3分のエサイクルずつタイミン
グをずらして動作させるようにしてもよい。
以上説明したように上記実施例は、メモリアレイを2つ
に分け、各メモリアレイに対応してアドレスカウンタお
よび入出力データラッチ回路を設け、一方のメモリアレ
イ側のカウンタおよびラッチ回路はクロック信号の立上
り(もしくは立下り)に同期して動作させ、他方のメモ
リアレイ側のカウンタおよびラッチ回路はクロック信号
の立下り(もしくは立上り)に同期して動作させるよう
にしたので、2つのメモリアレイがそれぞれ交互にアク
セスされるため、一方のメモリアレイに対する読出しま
たは書込みが終了する前に他方のメモリアレイに対する
読出しまたは書き込みが開始されるという作用により、
パイプライン処理が可能となり、見かけ上2倍のアクセ
ス速度で動作させることができるという効果がある。
に分け、各メモリアレイに対応してアドレスカウンタお
よび入出力データラッチ回路を設け、一方のメモリアレ
イ側のカウンタおよびラッチ回路はクロック信号の立上
り(もしくは立下り)に同期して動作させ、他方のメモ
リアレイ側のカウンタおよびラッチ回路はクロック信号
の立下り(もしくは立上り)に同期して動作させるよう
にしたので、2つのメモリアレイがそれぞれ交互にアク
セスされるため、一方のメモリアレイに対する読出しま
たは書込みが終了する前に他方のメモリアレイに対する
読出しまたは書き込みが開始されるという作用により、
パイプライン処理が可能となり、見かけ上2倍のアクセ
ス速度で動作させることができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
アドレスカウンタをメモリチップ内に設けているが、外
部からアドレスを入力することも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
アドレスカウンタをメモリチップ内に設けているが、外
部からアドレスを入力することも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリアルアクセスメ
モリに適用した場合について説明したが、この発明はそ
れに限定されるものでなく、ライト側はパラレル方式で
書き込みを行ない、リード側はシリアル方式で読出しを
行なうデュアルポートメモリあるいはライトもリードも
パラレル方式で行なうデュアルポートメモリにも利用す
ることができる。
をその背景となった利用分野であるシリアルアクセスメ
モリに適用した場合について説明したが、この発明はそ
れに限定されるものでなく、ライト側はパラレル方式で
書き込みを行ない、リード側はシリアル方式で読出しを
行なうデュアルポートメモリあるいはライトもリードも
パラレル方式で行なうデュアルポートメモリにも利用す
ることができる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、2つのメモリアレイを交互にアクセスするこ
とでシリアルアクセスメモリの見かけ上のアクセス速度
を従来の2倍以上に高速化できる。
とでシリアルアクセスメモリの見かけ上のアクセス速度
を従来の2倍以上に高速化できる。
第1図は、本発明を適用したシリアルアクセスメモリの
一実施例を示すブロック図、 第2図は、そのメモリのライト時の動作タイミングを示
すタイムチャート、 第3図は、同じくリード時の動作タイミングを示すタイ
ムチャート。 第4図は、第1図のシリアルアクセスメモリの要部の一
実施例を示す回路構成図である。
一実施例を示すブロック図、 第2図は、そのメモリのライト時の動作タイミングを示
すタイムチャート、 第3図は、同じくリード時の動作タイミングを示すタイ
ムチャート。 第4図は、第1図のシリアルアクセスメモリの要部の一
実施例を示す回路構成図である。
Claims (1)
- 【特許請求の範囲】 1、同一記憶容量を有する複数のメモリアレイ部と、各
メモリアレイ部に対応してそれぞれアドレスカウンタと
出力ラッチ回路を備え、1または2以上のクロック信号
に基づいて上記各アドレスカウンタおよび出力ラッチ回
路が互いに異なるタイミングで動作されるように構成さ
れてなることを特徴とする半導体記憶装置。 2、上記複数のメモリアレイ部に対応して、それぞれ異
なるタイミングで動作される入力ラッチ回路が設けられ
、共通の入力端子に入力されたデータを時分割方式でラ
ッチするように構成されていることを特徴とする請求項
1記載の半導体記憶装置。 3、上記メモリアレイ部はデュアルポート型メモリセル
からなる2つのアレイ部によって構成され、各メモリア
レイ部に対応してそれぞれライト用アドレスカウンタと
リード用アドレスカウンタおよびライト用デコーダとリ
ード用デコーダが設けられ、該デコーダに対して上記ア
ドレスカウンタの値がそれぞれ供給されて一つのメモリ
セルが選択されるように構成されているとともに、上記
2つの入力ラッチ回路と2組のアドレスカウンタのうち
一方は、入力クロック信号の立下りに同期して動作され
、他は入力クロック信号の立上りに同期して動作される
ことを特徴とする請求項2記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1211100A JPH0376094A (ja) | 1989-08-16 | 1989-08-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1211100A JPH0376094A (ja) | 1989-08-16 | 1989-08-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0376094A true JPH0376094A (ja) | 1991-04-02 |
Family
ID=16600410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1211100A Pending JPH0376094A (ja) | 1989-08-16 | 1989-08-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0376094A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5515325A (en) * | 1993-12-24 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Synchronous random access memory |
US6115280A (en) * | 1994-11-01 | 2000-09-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory capable of burst operation |
JP2020166346A (ja) * | 2019-03-28 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
-
1989
- 1989-08-16 JP JP1211100A patent/JPH0376094A/ja active Pending
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