SU1531172A1 - Параллельный асинхронный регистр - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых вычислительных машин. Цель изобретени  - упрощение параллельного асинхронного регистра. Последний содержит  чейки пам ти 1-3, кажда  из которых состоит из инверторов 4,5 и элемента И-ИЛИ-НЕ 6, инвертор 7 и управл ющий триггер 8, состо щий из элемента И-ИЛИ-НЕ 9 и инвертора 10. В каждой  чейке 1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора 4, а входы- с входами элемента 9 и входом инвертора 7. Выходы инверторов 7, 10 соединены с входами элемента 9. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть исполь- зовано при построении цифровых вычислительных машин.

Целью изобретени   вл етс  упрощение параллельного асинхронного регистра .

На чертеже представлена схема регистра .

Регистр содержит  чейки 1-3 пам ти кажда  из которых состоит из первого 4 и второго 5 инверторов и элемента И-ИЛИ-НЕ 6, дополнительный инвертор 7 и управл ющий триггер 8, состо щий из элемента И-ИЛИ-НЕ 9 и инвертора 10.

На схеме показаны.также информационные входы 11-13 регистра, управл ющий вход (разрешени  приема) 14, управл ющий выход (индикации приема) 15 и информационные выходы 16-18 регистра .

Параллельный асиьгхронный регистр работает следующим образом.

В начальном состо нии на управл ющем входе 14 регистра имеетс  значение О, в результате чего на выходе инвертора 7 и элементов 6  чеек 1-3 имеетс  значение 1, а на выходе инверторов 4 - значение О, на выходах инверторов 5 - значение 1, на выходе элемента 9 управл ющего триггера В - значение О, а на выходе его инвертора Ю, т.е. на управл ю- щем выходе 15 регистра - значение 1

После того, как на информационные входы 11-13  чеек 1-3 пам ти поступ  однофазные сигналы, соответствующие значени м разр дов записываемого ко- да, на управл ющий вход 14 регистра подаетс  значение 1. При этом на выходе элемента 6  чеек 1-3 пам ти устанавливаетс  значение, противоположное значению на соответствующем информационном входе 11-13, на выход инвертора  чеек 1-3 пам ти - соответствующее этому значению, а на выходе их инвертора 5 - противоположное зна чениею на соответствующем информаци- ониом входе 11-13. Кроме того, на выходе инвертора 7 устанавливаетс  значение О. В результате на выходе элемента 9 управл ющего триггера 8 по вл етс  значение 1, а на выходе его инвертора 10, т.е. на управл ющем выходе 15 регистра - значение О, что свидетельствует о завершении переходных процессов при записи

кода в регистр и установке парафазно- го кода на выходах инверторов 4 и 5  чеек 1-3 пам ти. Значение О на управл ющем выходе 15 регистра делает нечувствительными  чейки 1-3 пам ти и управл юР1Ий триггер В к изменению значений сигналов на информационных входах 11-13 (отсекает регистр от информационных входов). Очевидно, что после этого произвольным образом могут измен тьс  сигналы на информационных входах 11-13  чеек 1-3 пам ти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значени , соответствующие разр дам записываемого кода.

Перед новой записью кода регистр должен быть возвращен в исходное состо ние , дл  чего подаетс  значение О на его управл ющий вход 14. Это вызывает по вление значени  1 на выходе инвертора 7 и элементов 6  чеек 1-3 пам ти, затем - значени  О на выходах инверторов 4 этих  чеек пам ти и, наконец, - значени  1 на выходах их инверторов 5. В результате на выходе элемента 9 управл ющего триггера 8 по вл етс  значение О, а на выходе его инвертора 10, т.е. на управл ющем выходе 15 регистра - значение 1, что свидетельствует о завершении переходных процессов при воврате регистра в исходное состо ние.

Следовательно, в предлагаемом регистре , также, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состо ние с помощью сигнала на управл ющем выходе 15 устран етс  вли ние разброса задержек логических элементов регистра на его работу . I

Оценива  сложность параллельного асинхронного регистра суммарным числом входов и выходов его логических элементов, получают (B+l4n;, где п - число  чеек пам ти регистра. В известном регистре эта величина составл ет (17+19п), т.е. имеет место упрощение регистра дл  /Лобого п.

Claims (1)

1. Формула изобретени 

   Параллельный асинхронный регистр, содержащий п  чеек пам ти, кажда  из которых состоит из элемента И-ИЛИ-НЕ и двух инверторов, причем вход и

   выход первого инвертора соединены соответственно с выходом и первым входом первой группы элемента И- 1ЛИ-НЕ, первый вход второй группы которого  вл етс  соответствующим информационным входом регистра, а выходы элемента И-ИЛИ-НЕ и первого инвертора  вл ютс  соответствующими информационными выходами регистра, дополнительный инвертор, вход которого соединен с вторыми входами вторых групп элементов И-ИЛИ-НЕ  чеек пам ти и  вл етс  управл ющим входом регистра, и управ 1172 ,

   упрощени  регистра, в каждой  чейке пам ти второй вход первой группы эле мента И-ИЛИ-НЕ соединен с вторым входом второй группы данного элемента, вход второго инвертора соединен с выходом первого инвертора, выход второго инвертора каждой  чейки пам ти соединен с соответствующим входом 0 (п+1)-й группы элемента И-ИЛИ-НЕ управл ющего триггера, выход инвертора управл ющего триггера соединен с третьими входами вторых групп элементов И-ИЛИ-НЕ каждой  чейки пам ти и с

   л ющий триггер, состо щий из инверто- jj первым входом (п+2)-й группы элемен- ра и элемента И-ИЛИ-НЕ, выход и пер- та И-ИЛИ-НЕ управл ющего триггера.

   вые входы п групп которого соединены соответственно с входом и выходом инвертора управл ющего триггера, а вторые входы п групп данного элемента с соответствующими входами (п+1)-й группы данного элемента, отличающийс  тем, что, с це,лью.

   второй вход которой соединен с (п+1)-м входом (п+1)-й группы данного элемента и с выходом дополнительного инвер- тора, а третьи входы п групп данного элемента соединены с первыми входами вторых групп элементов И-ИЛИ-НЕ соответствующих  чеек пам ти.