JPS603714B2 - 可変長シフトレジスタ - Google Patents
可変長シフトレジスタInfo
- Publication number
- JPS603714B2 JPS603714B2 JP51116908A JP11690876A JPS603714B2 JP S603714 B2 JPS603714 B2 JP S603714B2 JP 51116908 A JP51116908 A JP 51116908A JP 11690876 A JP11690876 A JP 11690876A JP S603714 B2 JPS603714 B2 JP S603714B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- variable length
- memory
- length shift
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ビット数を任意に変えることができる可変
長シフトレジスタに関する。
長シフトレジスタに関する。
かかる可変長シフトレジスタは、データ処理技術分神野
等において、いよいよ必要とされる。
等において、いよいよ必要とされる。
例えばファクシミリシステムにおいては画像情報がライ
ン単位で扱かわれているが、ライン当りの画像情報のビ
ット数の切換えを伴う場合は該画像情報蓄積用のシフト
レジスタそして可変長シフトレジスタが必要である。従
来、このような可変長シフトレジスタは、固定長のシフ
トレジスタをいくつか直列に接続し、出力点を選択する
ように構成されていた。
ン単位で扱かわれているが、ライン当りの画像情報のビ
ット数の切換えを伴う場合は該画像情報蓄積用のシフト
レジスタそして可変長シフトレジスタが必要である。従
来、このような可変長シフトレジスタは、固定長のシフ
トレジスタをいくつか直列に接続し、出力点を選択する
ように構成されていた。
一例を第１図において説明すれば、１１，１２，１３，
１ ４はそれぞれ１６０ビット、１６０ビット、７０４
ビット、３２０ビットのシフトレジスタであり、これら
は直列に接続される。入力データは先頭のシフトレジス
ター１に入力され、この入力データはクロックが到来す
る毎に後端のシフトレジスタ１４の出力端に向って１ビ
ットづつシフトする。ゲート回路１５は、ビット数切換
信号にしたがって、各シフトレジスタ１１，１２，１３
，１４のうちの一つのシフトレジスタの出力を選択する
。このゲート回路１５の出力が、可変長シフトレジスタ
の出力となる。本例の場合、ゲート回路１５の選択によ
って、可変長シフトレジス夕のビット数を１６０ピツト
、３２０ビツト、１０２４ビツト、１３４４ビツトに切
換えることができる。以上の説明から明らかなように、
従来の構成では、ビット数を段階的には変化できるが１
ビット単位で連続的に変化することは実際上不可能であ
る。
１ ４はそれぞれ１６０ビット、１６０ビット、７０４
ビット、３２０ビットのシフトレジスタであり、これら
は直列に接続される。入力データは先頭のシフトレジス
ター１に入力され、この入力データはクロックが到来す
る毎に後端のシフトレジスタ１４の出力端に向って１ビ
ットづつシフトする。ゲート回路１５は、ビット数切換
信号にしたがって、各シフトレジスタ１１，１２，１３
，１４のうちの一つのシフトレジスタの出力を選択する
。このゲート回路１５の出力が、可変長シフトレジスタ
の出力となる。本例の場合、ゲート回路１５の選択によ
って、可変長シフトレジス夕のビット数を１６０ピツト
、３２０ビツト、１０２４ビツト、１３４４ビツトに切
換えることができる。以上の説明から明らかなように、
従来の構成では、ビット数を段階的には変化できるが１
ビット単位で連続的に変化することは実際上不可能であ
る。
また得られるビット数は組合せるシフトレジスタのビッ
ト数によって決まってしまい、簡単には変更できない。
しかも、市販されているシフトレジスタはビット数が数
種に限られており、任意のビット数を得ることは困難で
ある。この発明は、叙上の問題点に鑑みなされたもので
、その目的とするところはビット数を１ビット単位で任
意に変えることができる可変長シフトレジスタを提供す
ることにある。
ト数によって決まってしまい、簡単には変更できない。
しかも、市販されているシフトレジスタはビット数が数
種に限られており、任意のビット数を得ることは困難で
ある。この発明は、叙上の問題点に鑑みなされたもので
、その目的とするところはビット数を１ビット単位で任
意に変えることができる可変長シフトレジスタを提供す
ることにある。
しかして、この発明の可変長シフトレジスタの特徴は、
ランダムアクセスメモＩＪ‘こ可変Ｎ進カウンタをアド
レスカウンタとして細合せて構成した点にある。以下、
添付図面を参照したこの発明を詳細に説明する。第２図
はこの発明による可変長シフトレジスタの基本的構成を
示すブロック図、第３図は同上タイムチャートである。
第２図において、２１はランダムアクセスメモリであり
、例えば１×Ｍビットのランダムアクセスできる半導体
メモリであってアドレスデコーダを内蔵している。
ランダムアクセスメモＩＪ‘こ可変Ｎ進カウンタをアド
レスカウンタとして細合せて構成した点にある。以下、
添付図面を参照したこの発明を詳細に説明する。第２図
はこの発明による可変長シフトレジスタの基本的構成を
示すブロック図、第３図は同上タイムチャートである。
第２図において、２１はランダムアクセスメモリであり
、例えば１×Ｍビットのランダムアクセスできる半導体
メモリであってアドレスデコーダを内蔵している。
２２は可変Ｎ進カウンタであり、そのモジュロすなわち
Ｎ（＜Ｍ）はＮコントロール信号により任意に設定され
る。
Ｎ（＜Ｍ）はＮコントロール信号により任意に設定され
る。
このカゥンタ２２は、メモリ２１への入力データと同期
するクロックパルス（第３図参照）を計数し、その計数
値はアドレス信号としてメモリ２１に供給される。また
２３はタイミング発生回路であり、上記クロックパルス
に基づいて読出／書込タイミング信号（第３図参照）を
発生してメモリ２１に供給する。つぎに、第３図を参照
して動作を説明する。
するクロックパルス（第３図参照）を計数し、その計数
値はアドレス信号としてメモリ２１に供給される。また
２３はタイミング発生回路であり、上記クロックパルス
に基づいて読出／書込タイミング信号（第３図参照）を
発生してメモリ２１に供給する。つぎに、第３図を参照
して動作を説明する。
カゥンタ２２の計数値が（Ｎ−１）として、１発目のク
ロックパルスを計数するとカウンタ２２がクリアしてメ
モリ２１のアドレス（０）が指定される。タイミング発
生回路２３から出される読出ノ書込タイミング信号は当
該クロックパルスの直後は“０”レベルであるためメモ
リ２１のアドレス（０）の内容がまず読出され出力デー
タとして送出され、ついで読出／書込タイミング信号が
立上り“１”レベルｎになると入力データｄｏがメモリ
２１のアドレス（０）に書込まれる。同様な動作がクロ
ックパルスが到来する毎に繰返される。（Ｎ＋１）発目
のクロツクパルスが到釆するとカウンタ２２がクリアし
、メモリ２１のアドレス（０）が選択され、その内容す
なわちデータもが謙出され、ついで入力データｄＮが書
込まれる。（Ｎ＋２）発目のクロツクパルスが到釆する
と、メモリ２１のアドレス（１）からデータｄ，が読出
されついで新たな入力データｄＮ＋，が当該アドレス（
１）に書込まれる。このように、この可変長シフトレジ
スタは、Ｎビットの直列入力・直列出力のシフトレジス
タとして作用するものであり、ビット数は可変Ｎ造カウ
ンタ２２のモジュロＮを変えることによって任意に変化
できる。
ロックパルスを計数するとカウンタ２２がクリアしてメ
モリ２１のアドレス（０）が指定される。タイミング発
生回路２３から出される読出ノ書込タイミング信号は当
該クロックパルスの直後は“０”レベルであるためメモ
リ２１のアドレス（０）の内容がまず読出され出力デー
タとして送出され、ついで読出／書込タイミング信号が
立上り“１”レベルｎになると入力データｄｏがメモリ
２１のアドレス（０）に書込まれる。同様な動作がクロ
ックパルスが到来する毎に繰返される。（Ｎ＋１）発目
のクロツクパルスが到釆するとカウンタ２２がクリアし
、メモリ２１のアドレス（０）が選択され、その内容す
なわちデータもが謙出され、ついで入力データｄＮが書
込まれる。（Ｎ＋２）発目のクロツクパルスが到釆する
と、メモリ２１のアドレス（１）からデータｄ，が読出
されついで新たな入力データｄＮ＋，が当該アドレス（
１）に書込まれる。このように、この可変長シフトレジ
スタは、Ｎビットの直列入力・直列出力のシフトレジス
タとして作用するものであり、ビット数は可変Ｎ造カウ
ンタ２２のモジュロＮを変えることによって任意に変化
できる。
なお、メモリ２１は１×Ｍビットの構成に限らず、ｘ×
Ｍビット（ｘビット×Ｍアドレス）の構成でもよいこと
は云うまでもない。
Ｍビット（ｘビット×Ｍアドレス）の構成でもよいこと
は云うまでもない。
以上に述べたように、この発明によればビット数を任意
に変化できる可変長シフトレジスタを実現でき、特に最
近は半導体ランダムアクセスメモリが比較的安価に入手
できるようになっており、この発明の効果は顕著である
。
に変化できる可変長シフトレジスタを実現でき、特に最
近は半導体ランダムアクセスメモリが比較的安価に入手
できるようになっており、この発明の効果は顕著である
。
第１図は従来の可変長シフトレジスタの一例を示すブロ
ック図、第２図はこの発明による可変長シフトレジスタ
の基本構成を示すブロック図、第３図は第２図に示した
可変長シフトレジスタの動作を説明するためのタイムチ
ャートである。 ２１・・・ランダムアクセスメモリ、２２・・・可変Ｎ
進カゥンタ、２３・・・タイミング発生回路。 第１図第２図 第３図
ック図、第２図はこの発明による可変長シフトレジスタ
の基本構成を示すブロック図、第３図は第２図に示した
可変長シフトレジスタの動作を説明するためのタイムチ
ャートである。 ２１・・・ランダムアクセスメモリ、２２・・・可変Ｎ
進カゥンタ、２３・・・タイミング発生回路。 第１図第２図 第３図
Claims (1)
- １ ランダムアクセスメモリと、当該メモリの入力デー
タと同期したクロツクパルスを計数する可変Ｎ進カウン
タと、当該クロツクに同期して上記メモリの読出／書込
タイミング信号を発生する回路とを具備し、上記読出／
書込タイミング信号にしたがって、上記メモリの上記カ
ウンタの計数値に対応するアドレスの内容を読出しつい
で当該アドレスに上記入力データを書込むように構成し
て成る可変長シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51116908A JPS603714B2 (ja) | 1976-09-29 | 1976-09-29 | 可変長シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51116908A JPS603714B2 (ja) | 1976-09-29 | 1976-09-29 | 可変長シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5342529A JPS5342529A (en) | 1978-04-18 |
| JPS603714B2 true JPS603714B2 (ja) | 1985-01-30 |
Family
ID=14698612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51116908A Expired JPS603714B2 (ja) | 1976-09-29 | 1976-09-29 | 可変長シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603714B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159613U (ja) * | 1988-04-22 | 1989-11-06 | ||
| JPH0238206A (ja) * | 1988-07-23 | 1990-02-07 | Amusetsuku:Kk | バケットエレベータ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166625A (en) * | 1980-05-26 | 1981-12-21 | Graphtec Corp | Multichannel shift register |
| JPS6129499A (ja) * | 1984-07-20 | 1986-02-10 | Mitsubishi Electric Corp | プログラマブルシフトレジスタ回路 |
| JP2615004B2 (ja) * | 1984-10-19 | 1997-05-28 | 株式会社日立製作所 | 集積化順次アクセスメモリ回路 |
| JPS631927A (ja) * | 1986-06-23 | 1988-01-06 | Nippon Kokan Kk <Nkk> | コンクリ−トの打設レベル測定方法 |
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
| KR20090078577A (ko) * | 2008-01-15 | 2009-07-20 | 삼성에스디아이 주식회사 | 주사구동부 및 그를 이용한 평판 표시장치 |
-
1976
- 1976-09-29 JP JP51116908A patent/JPS603714B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159613U (ja) * | 1988-04-22 | 1989-11-06 | ||
| JPH0238206A (ja) * | 1988-07-23 | 1990-02-07 | Amusetsuku:Kk | バケットエレベータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5342529A (en) | 1978-04-18 |
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