JPH0376557B2 - - Google Patents
Info
- Publication number
- JPH0376557B2 JPH0376557B2 JP59132366A JP13236684A JPH0376557B2 JP H0376557 B2 JPH0376557 B2 JP H0376557B2 JP 59132366 A JP59132366 A JP 59132366A JP 13236684 A JP13236684 A JP 13236684A JP H0376557 B2 JPH0376557 B2 JP H0376557B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- stage
- register
- control
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はレジスタ、特にフアーストインフアー
ストアウトレジスタ（以下、英字の頭文字をとつ
てFIFOレジスタと記す）に関するものである。
ストアウトレジスタ（以下、英字の頭文字をとつ
てFIFOレジスタと記す）に関するものである。
（従来の技術）
非同期なシステム間でデータの受け渡しを行う
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
このようなデータ転送用のFIFOは高速動作が
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
第１図が従来技術を説明する図で、データレジ
スタ１０，１１，１２，１３、コントロールレジ
スタ２０，２１，２２，２３から成り、４段構成
をしている。コントロールレジスタ２０，２１，
２２，２３はその段にデータがあることを記憶す
る機能と前後のコントロールレジスタの記憶内容
からデータのシフトを制御する機能を有する。
スタ１０，１１，１２，１３、コントロールレジ
スタ２０，２１，２２，２３から成り、４段構成
をしている。コントロールレジスタ２０，２１，
２２，２３はその段にデータがあることを記憶す
る機能と前後のコントロールレジスタの記憶内容
からデータのシフトを制御する機能を有する。
各コントロールレジスタ２０，２１，２２，２
３は順に接続されデータのシフトに必要な信号を
供給し合う。初めてのコントロールレジスタ２０
には書込信号が加えられる。
３は順に接続されデータのシフトに必要な信号を
供給し合う。初めてのコントロールレジスタ２０
には書込信号が加えられる。
また終段のコントロールレジスタ２３には読出
し信号が入力される。
し信号が入力される。
各コントロールレジスタから各段のデータレジ
スタにはそれぞれデータの転送制御の為の信号が
加えられている。データレジスタ１０，１１，１
２，１３は順に接続されある段の出力が次段のデ
ータ入力となる。
スタにはそれぞれデータの転送制御の為の信号が
加えられている。データレジスタ１０，１１，１
２，１３は順に接続されある段の出力が次段のデ
ータ入力となる。
この構成で、いま入力データが４つ入るときの
動作を次に説明する。
動作を次に説明する。
第２図が動作を説明する図で、書込信号により
データレジスタ１０にデータが書き込まれると同
時にコントロールレジスタ２０がこのことを記憶
する。すると、次段にデータがないのでコントロ
ールレジスタ２０によりデータが次のデータレジ
スタ１１に転送し、コントロールレジスタ２０は
データがなくなつたことを示す。以下順次データ
がデータレジスタ１２，１３と転送されてデータ
レジスタ１３にデータが移るとそこでデータ転送
は止まる。
データレジスタ１０にデータが書き込まれると同
時にコントロールレジスタ２０がこのことを記憶
する。すると、次段にデータがないのでコントロ
ールレジスタ２０によりデータが次のデータレジ
スタ１１に転送し、コントロールレジスタ２０は
データがなくなつたことを示す。以下順次データ
がデータレジスタ１２，１３と転送されてデータ
レジスタ１３にデータが移るとそこでデータ転送
は止まる。
次に３つのデータを入れると同様にデータがコ
ントロールレジスタの制御のもとにデータレジス
タを転送し、次段にデータがあるところまで転送
されて止まる。ここでコントロールレジスタは移
動中のデータが一瞬存在する場合もデータが止ま
つて在る場合も同様にデータを示すように働ら
く。
ントロールレジスタの制御のもとにデータレジス
タを転送し、次段にデータがあるところまで転送
されて止まる。ここでコントロールレジスタは移
動中のデータが一瞬存在する場合もデータが止ま
つて在る場合も同様にデータを示すように働ら
く。
（発明が解決しようとする問題点）
ある段までのデータレジスタが一杯でそれ以上
のデータを書き込めないことを知る要求がある場
合には初段のコントロールレジスタ２０の記憶内
容では判定できない。
のデータを書き込めないことを知る要求がある場
合には初段のコントロールレジスタ２０の記憶内
容では判定できない。
本発明の目的はかかる要求を満たすべくFIFO
のデータシフト中でも注目する段までデータが一
杯であることを示すことができるレジスタを得る
ことにある。
のデータシフト中でも注目する段までデータが一
杯であることを示すことができるレジスタを得る
ことにある。
（問題点を解決するための手段）
本発明によれば、複数のデータレジスタとそれ
らに対応するコントロールレジスタとが従属接続
されたレジスタにおいて、所定段のコントロール
レジスタの入力と次段のコントロールレジスタの
出力との論理積でセツトされ、前記所定段のコン
トロールレジスタの反転出力でリセツトされるフ
リツプ・フロツプを有するレジスタを得る。
らに対応するコントロールレジスタとが従属接続
されたレジスタにおいて、所定段のコントロール
レジスタの入力と次段のコントロールレジスタの
出力との論理積でセツトされ、前記所定段のコン
トロールレジスタの反転出力でリセツトされるフ
リツプ・フロツプを有するレジスタを得る。
（実施例）
次に、図面を参照して本発明をより詳細に説明
する。
する。
第３図は本発明の一実施例を示すもので、４段
のデータレジスタ１０，１１，１２，１３、コン
トロールレジスタ２０，２１，２２，２３、フリ
ツプフロツプ３０、ANDゲート４０、インバー
タ５０を含んでいる。データレジスタ１０，１
１，１２，１３とコントロールレジスタ２０，２
１，２２，２３とは第１図の従来例と同じ構成で
ある。簡単のため初段に本発明を適用したFIFO
を示している。コントロールレジスタ２０の記憶
回路の内容をインバータ５０で反転し、フリツプ
フロツプ３０のリセツト端子Ｒに入力する。
ANDゲート４０がフリツプフロツプ３０のセツ
ト端子Ｓに入力される。ANDゲート４０には書
込み信号と、次段のコントロールレジスタ２１の
記憶回路の出力が入力される。
のデータレジスタ１０，１１，１２，１３、コン
トロールレジスタ２０，２１，２２，２３、フリ
ツプフロツプ３０、ANDゲート４０、インバー
タ５０を含んでいる。データレジスタ１０，１
１，１２，１３とコントロールレジスタ２０，２
１，２２，２３とは第１図の従来例と同じ構成で
ある。簡単のため初段に本発明を適用したFIFO
を示している。コントロールレジスタ２０の記憶
回路の内容をインバータ５０で反転し、フリツプ
フロツプ３０のリセツト端子Ｒに入力する。
ANDゲート４０がフリツプフロツプ３０のセツ
ト端子Ｓに入力される。ANDゲート４０には書
込み信号と、次段のコントロールレジスタ２１の
記憶回路の出力が入力される。
ここで、第２図に示すように従来例と同様にデ
ータを入力した場合、３つ目のデータ入力後コン
トロールレジスタ２１はデータがあることを記憶
しており、ここで４つ目のデータが入力されると
ANDゲート４０の出力がハイレベルとなりフリ
ツプフロツプ３０がセツトされる。またデータが
読み出された場合にコントロールレジスタ２０が
データがないことを示し、インバータ５０によつ
てフリツプフロツプ３０はリセツトされる。この
フリツプフロツプ３０がセツトされるまでは非同
期にデータを書き込むことができ、データの授受
を容易ならしめる。
ータを入力した場合、３つ目のデータ入力後コン
トロールレジスタ２１はデータがあることを記憶
しており、ここで４つ目のデータが入力されると
ANDゲート４０の出力がハイレベルとなりフリ
ツプフロツプ３０がセツトされる。またデータが
読み出された場合にコントロールレジスタ２０が
データがないことを示し、インバータ５０によつ
てフリツプフロツプ３０はリセツトされる。この
フリツプフロツプ３０がセツトされるまでは非同
期にデータを書き込むことができ、データの授受
を容易ならしめる。
このように本発明により、簡単な回路付加で利
用度の高いFIFOを実現することができる。
用度の高いFIFOを実現することができる。
第１図は従来のレジスタを示すブロツク図、第
２図はその動作を説明するタイミングチヤートで
ある。第３図は本発明の一実施例を示すブロツク
図である。 １０，１１，１２，１３……データレジスタ、
２０，２１，２２，２３……コントロールレジス
タ、３０……フリツプ・フロツプ、４０……
AND回路、５０……インバータ。
２図はその動作を説明するタイミングチヤートで
ある。第３図は本発明の一実施例を示すブロツク
図である。 １０，１１，１２，１３……データレジスタ、
２０，２１，２２，２３……コントロールレジス
タ、３０……フリツプ・フロツプ、４０……
AND回路、５０……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 多段のデータレジスタと、各段毎に設けら
れ、該段に有効なデータがデータレジスタに存在
するかどうかを記憶するとともにこの記憶内容に
より次段にデータが存在しない場合にはその段の
データレジスタのデータを次段へ転送し、この段
のデータレジスタにデータが存在しない時でその
前段のデータレジスタにデータがあればそのデー
タをその段のデータレジスタに受け取るというデ
ータシフトコントロールを行うコントロール用レ
ジスタと、所定段のコントロールレジスタのその
段のデータレジスタにデータがないことを示す出
力によつてリセツトされ、かつ次段のコントロー
ルレジスタの次段のデータレジスタにデータが在
ることを示す出力と前記所定段へのデータ書込み
信号とでセツトされるフリツプフロツプとを有す
ることを特徴とするレジスタ。 ２ 前記所定段は初段である特許請求の範囲第１
項記載のレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111997A JPS6111997A (ja) | 1986-01-20 |
| JPH0376557B2 true JPH0376557B2 (ja) | 1991-12-05 |
Family
ID=15079686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132366A Granted JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111997A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315893A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | メモリ回路 |
-
1984
- 1984-06-27 JP JP59132366A patent/JPS6111997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6111997A (ja) | 1986-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| US4649512A (en) | Interface circuit having a shift register inserted between a data transmission unit and a data reception unit | |
| US4748588A (en) | Fast data synchronizer | |
| US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
| EP0416513B1 (en) | Fifo memory device | |
| JPS6364413A (ja) | 逐次近似レジスタ | |
| US3117307A (en) | Information storage apparatus | |
| US5663994A (en) | Two cycle asynchronous FIFO queue | |
| US4090256A (en) | First-in-first-out register implemented with single rank storage elements | |
| US5179688A (en) | Queue system with uninterrupted transfer of data through intermediate locations to selected queue location | |
| JPH0376557B2 (ja) | ||
| JPS5936390A (ja) | レジスタ回路 | |
| US3543243A (en) | Data receiving arrangement | |
| JPH0376558B2 (ja) | ||
| US5598552A (en) | Error free data transfers | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| JPS6043592B2 (ja) | 大容量スタテイツクシフトレジスタ | |
| JP2667702B2 (ja) | ポインタリセット方式 | |
| JPH0290795A (ja) | 時分割スイッチ制御装置 | |
| JP2897774B2 (ja) | 出力セレクト回路 | |
| SU1332384A2 (ru) | Буферное запоминающее устройство | |
| JPH058516B2 (ja) | ||
| JPS63118965A (ja) | Ｄｍａワ−ド転送方式 | |
| JPH04248730A (ja) | データ転送速度変換回路 | |
| WO1989003565A1 (en) | Selective receiver for each processor in a multiple processor system |