JPH0376557B2 - - Google Patents
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- Publication number
- JPH0376557B2 JPH0376557B2 JP59132366A JP13236684A JPH0376557B2 JP H0376557 B2 JPH0376557 B2 JP H0376557B2 JP 59132366 A JP59132366 A JP 59132366A JP 13236684 A JP13236684 A JP 13236684A JP H0376557 B2 JPH0376557 B2 JP H0376557B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- stage
- register
- control
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はレジスタ、特にフアーストインフアー
ストアウトレジスタ(以下、英字の頭文字をとつ
てFIFOレジスタと記す)に関するものである。
ストアウトレジスタ(以下、英字の頭文字をとつ
てFIFOレジスタと記す)に関するものである。
(従来の技術)
非同期なシステム間でデータの受け渡しを行う
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
このようなデータ転送用のFIFOは高速動作が
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
第1図が従来技術を説明する図で、データレジ
スタ10,11,12,13、コントロールレジ
スタ20,21,22,23から成り、4段構成
をしている。コントロールレジスタ20,21,
22,23はその段にデータがあることを記憶す
る機能と前後のコントロールレジスタの記憶内容
からデータのシフトを制御する機能を有する。
スタ10,11,12,13、コントロールレジ
スタ20,21,22,23から成り、4段構成
をしている。コントロールレジスタ20,21,
22,23はその段にデータがあることを記憶す
る機能と前後のコントロールレジスタの記憶内容
からデータのシフトを制御する機能を有する。
各コントロールレジスタ20,21,22,2
3は順に接続されデータのシフトに必要な信号を
供給し合う。初めてのコントロールレジスタ20
には書込信号が加えられる。
3は順に接続されデータのシフトに必要な信号を
供給し合う。初めてのコントロールレジスタ20
には書込信号が加えられる。
また終段のコントロールレジスタ23には読出
し信号が入力される。
し信号が入力される。
各コントロールレジスタから各段のデータレジ
スタにはそれぞれデータの転送制御の為の信号が
加えられている。データレジスタ10,11,1
2,13は順に接続されある段の出力が次段のデ
ータ入力となる。
スタにはそれぞれデータの転送制御の為の信号が
加えられている。データレジスタ10,11,1
2,13は順に接続されある段の出力が次段のデ
ータ入力となる。
この構成で、いま入力データが4つ入るときの
動作を次に説明する。
動作を次に説明する。
第2図が動作を説明する図で、書込信号により
データレジスタ10にデータが書き込まれると同
時にコントロールレジスタ20がこのことを記憶
する。すると、次段にデータがないのでコントロ
ールレジスタ20によりデータが次のデータレジ
スタ11に転送し、コントロールレジスタ20は
データがなくなつたことを示す。以下順次データ
がデータレジスタ12,13と転送されてデータ
レジスタ13にデータが移るとそこでデータ転送
は止まる。
データレジスタ10にデータが書き込まれると同
時にコントロールレジスタ20がこのことを記憶
する。すると、次段にデータがないのでコントロ
ールレジスタ20によりデータが次のデータレジ
スタ11に転送し、コントロールレジスタ20は
データがなくなつたことを示す。以下順次データ
がデータレジスタ12,13と転送されてデータ
レジスタ13にデータが移るとそこでデータ転送
は止まる。
次に3つのデータを入れると同様にデータがコ
ントロールレジスタの制御のもとにデータレジス
タを転送し、次段にデータがあるところまで転送
されて止まる。ここでコントロールレジスタは移
動中のデータが一瞬存在する場合もデータが止ま
つて在る場合も同様にデータを示すように働ら
く。
ントロールレジスタの制御のもとにデータレジス
タを転送し、次段にデータがあるところまで転送
されて止まる。ここでコントロールレジスタは移
動中のデータが一瞬存在する場合もデータが止ま
つて在る場合も同様にデータを示すように働ら
く。
(発明が解決しようとする問題点)
ある段までのデータレジスタが一杯でそれ以上
のデータを書き込めないことを知る要求がある場
合には初段のコントロールレジスタ20の記憶内
容では判定できない。
のデータを書き込めないことを知る要求がある場
合には初段のコントロールレジスタ20の記憶内
容では判定できない。
本発明の目的はかかる要求を満たすべくFIFO
のデータシフト中でも注目する段までデータが一
杯であることを示すことができるレジスタを得る
ことにある。
のデータシフト中でも注目する段までデータが一
杯であることを示すことができるレジスタを得る
ことにある。
(問題点を解決するための手段)
本発明によれば、複数のデータレジスタとそれ
らに対応するコントロールレジスタとが従属接続
されたレジスタにおいて、所定段のコントロール
レジスタの入力と次段のコントロールレジスタの
出力との論理積でセツトされ、前記所定段のコン
トロールレジスタの反転出力でリセツトされるフ
リツプ・フロツプを有するレジスタを得る。
らに対応するコントロールレジスタとが従属接続
されたレジスタにおいて、所定段のコントロール
レジスタの入力と次段のコントロールレジスタの
出力との論理積でセツトされ、前記所定段のコン
トロールレジスタの反転出力でリセツトされるフ
リツプ・フロツプを有するレジスタを得る。
(実施例)
次に、図面を参照して本発明をより詳細に説明
する。
する。
第3図は本発明の一実施例を示すもので、4段
のデータレジスタ10,11,12,13、コン
トロールレジスタ20,21,22,23、フリ
ツプフロツプ30、ANDゲート40、インバー
タ50を含んでいる。データレジスタ10,1
1,12,13とコントロールレジスタ20,2
1,22,23とは第1図の従来例と同じ構成で
ある。簡単のため初段に本発明を適用したFIFO
を示している。コントロールレジスタ20の記憶
回路の内容をインバータ50で反転し、フリツプ
フロツプ30のリセツト端子Rに入力する。
ANDゲート40がフリツプフロツプ30のセツ
ト端子Sに入力される。ANDゲート40には書
込み信号と、次段のコントロールレジスタ21の
記憶回路の出力が入力される。
のデータレジスタ10,11,12,13、コン
トロールレジスタ20,21,22,23、フリ
ツプフロツプ30、ANDゲート40、インバー
タ50を含んでいる。データレジスタ10,1
1,12,13とコントロールレジスタ20,2
1,22,23とは第1図の従来例と同じ構成で
ある。簡単のため初段に本発明を適用したFIFO
を示している。コントロールレジスタ20の記憶
回路の内容をインバータ50で反転し、フリツプ
フロツプ30のリセツト端子Rに入力する。
ANDゲート40がフリツプフロツプ30のセツ
ト端子Sに入力される。ANDゲート40には書
込み信号と、次段のコントロールレジスタ21の
記憶回路の出力が入力される。
ここで、第2図に示すように従来例と同様にデ
ータを入力した場合、3つ目のデータ入力後コン
トロールレジスタ21はデータがあることを記憶
しており、ここで4つ目のデータが入力されると
ANDゲート40の出力がハイレベルとなりフリ
ツプフロツプ30がセツトされる。またデータが
読み出された場合にコントロールレジスタ20が
データがないことを示し、インバータ50によつ
てフリツプフロツプ30はリセツトされる。この
フリツプフロツプ30がセツトされるまでは非同
期にデータを書き込むことができ、データの授受
を容易ならしめる。
ータを入力した場合、3つ目のデータ入力後コン
トロールレジスタ21はデータがあることを記憶
しており、ここで4つ目のデータが入力されると
ANDゲート40の出力がハイレベルとなりフリ
ツプフロツプ30がセツトされる。またデータが
読み出された場合にコントロールレジスタ20が
データがないことを示し、インバータ50によつ
てフリツプフロツプ30はリセツトされる。この
フリツプフロツプ30がセツトされるまでは非同
期にデータを書き込むことができ、データの授受
を容易ならしめる。
このように本発明により、簡単な回路付加で利
用度の高いFIFOを実現することができる。
用度の高いFIFOを実現することができる。
第1図は従来のレジスタを示すブロツク図、第
2図はその動作を説明するタイミングチヤートで
ある。第3図は本発明の一実施例を示すブロツク
図である。 10,11,12,13……データレジスタ、
20,21,22,23……コントロールレジス
タ、30……フリツプ・フロツプ、40……
AND回路、50……インバータ。
2図はその動作を説明するタイミングチヤートで
ある。第3図は本発明の一実施例を示すブロツク
図である。 10,11,12,13……データレジスタ、
20,21,22,23……コントロールレジス
タ、30……フリツプ・フロツプ、40……
AND回路、50……インバータ。
Claims (1)
- 【特許請求の範囲】 1 多段のデータレジスタと、各段毎に設けら
れ、該段に有効なデータがデータレジスタに存在
するかどうかを記憶するとともにこの記憶内容に
より次段にデータが存在しない場合にはその段の
データレジスタのデータを次段へ転送し、この段
のデータレジスタにデータが存在しない時でその
前段のデータレジスタにデータがあればそのデー
タをその段のデータレジスタに受け取るというデ
ータシフトコントロールを行うコントロール用レ
ジスタと、所定段のコントロールレジスタのその
段のデータレジスタにデータがないことを示す出
力によつてリセツトされ、かつ次段のコントロー
ルレジスタの次段のデータレジスタにデータが在
ることを示す出力と前記所定段へのデータ書込み
信号とでセツトされるフリツプフロツプとを有す
ることを特徴とするレジスタ。 2 前記所定段は初段である特許請求の範囲第1
項記載のレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6111997A JPS6111997A (ja) | 1986-01-20 |
JPH0376557B2 true JPH0376557B2 (ja) | 1991-12-05 |
Family
ID=15079686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59132366A Granted JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6111997A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04315893A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | メモリ回路 |
-
1984
- 1984-06-27 JP JP59132366A patent/JPS6111997A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6111997A (ja) | 1986-01-20 |
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