JPH0217879B2

JPH0217879B2 -

Info

Publication number: JPH0217879B2
Application number: JP11978281A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-30
Filing date: 1981-07-30
Publication date: 1990-04-23
Also published as: JPS5823390A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP―ROM（Erasable Programable―ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP―ROMは１つのメモリーセル
を１つのトランジスタで構成することができるた
めに高集積化が可能であり、現在までに32Kビツ
トおよび64Kビツトの集積度を持つものが開発さ
れている。しかしながらこの紫外線消去型のもの
は紫外線を通すパツケージを必要とするため、価
格が高価となる。一方、電気的消去型のものは
（これを特にE²P―ROM（Electrically Erasable
Ｐ―ROM）と称する）、１つのメモリーセルを
最低２つのトランジスタで構成するために、集積
度をあまり高くすることはできず、現在までに
16Kビツトの集積度を持つものまでしか発表され
ていない。しかしこの電気的消去型のものはパツ
ケージとして安価なプラスチツクが使用可能なた
め、製造コストを低くすることができるという利
点をもつている。

このうち第１図は、1980年２月、ISSCCにおい
て発表された、１つのメモリーセルを２つのトラ
ンジスタで構成した従来のE²P―ROMの１つの
メモリーセル部分を示す構成図である。図におい
て１はデイジツト線、２は選択線、３はデータプ
ログラム線であり、デイジツト線１と接地電位点
との間には、ビツト選択用のMOSトランジスタ
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P―ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリー
セルを２つのトランジスタによつて構成してい
るため、紫外線消去型のものに比較して素子数
は２倍、集積度は1/2となり、集積化するには
不利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータが
消去するのが困難である。

短時間で全ビツトのデータが消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

本発明は上記実情に鑑みてなされたもので、上
記のような欠点を除去できるものでありながら、
データ消去を良好に行なうことができしかもデー
タの書き込み状態を定量的に検出できる半導体記
憶装置を提供しようとするものである。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリーセルの構成を示すものであり、メモ
リーセル４ビツト分のみが示されている。このう
ち第２図ａはパターン平面図、第２図ｂは同図ａ
の―′線に沿う構造断面図、第２図ｃは同図
ａの―′線に沿う構造断面図、第２図ｄは同
図ａの―′線に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形状されている。
さらに上記基板１１の表面には、図中上下方向に
隣う合う各２箇所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシコンからなる第１層目
の導電体層１４が形成されている。さらに上記各
ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ上
にはポリシリコンからなる第２層目の導電体層１
５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互いに
分離して形成されている。そして図中第１層目の
導電体層１４に対して左側に位置している２箇所
の第２層目の導電体層１５ａ，１５ｃの各右側端
部は、絶縁膜１６を介して上記第１層目の導電体
層１４の左側端部と重なり合つている。また導電
体層１４に対して右側に位置している２箇所の第
２層目の導電体層１５ｂ，１５ｄの各左側端部
は、上記絶縁膜１６を介して導電体層１４の右側
端部と重なり合つている。さらにまた図中左右の
方向に隣り合う第２層目の導電体層１５ａ，１５
ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
箇所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N⁺型半導体層１９Ａが形
成され、これと同様に２箇所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａによ
つて接続され、他方の導電体層２１Ｂと前記N⁺
型半導体層１９Ｂとがもう１つのコンタクトホー
ル２Ｂによつて接続されている。そして前記N⁺
型半導体層１９Ｃは基準電位点たとえば接地電位
点に接続されている。

また第２図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリーセルを示し、このメモリー
セルは第２図ｂから明らかなように、第２層目の
導電体層１５をフローテイングゲート（浮遊ゲー
ト）、第３層目の導電体層１８をコントロールゲ
ート（制御ゲート）、第１層目の導電体層１４を
イレースゲート（消去ゲート）、N⁺型半導体層１
９Ａをドレイン、N⁺型半導体層１Ｃをソースと
するMOSトランジスタから構成され、さらに第
２図ｂに示す２ビツト分をみた場合、上記コント
ロールゲートとイレースゲートはそれぞれ共通で
あり、イレースゲートに関して左右対称に構成さ
れた一対のMOSトランジスタから構成されてい
る。そして上記コントロールゲートか絶縁膜を介
して半導体基板１上に設けられ、またフローテイ
ングゲートとイレースゲートは上記コントロール
ゲートと基板１１によつて挾まれた絶縁膜内に並
設された構成となつている。またイレースゲート
はフイールド絶縁膜１３上に形成されているた
め、各フローテイングゲートとイレースゲートと
の重なり合つている部分はフイールド領域内に存
在することになる。さらに第２図ｂに示すよう
に、上記重なり合つている部分において、第２層
目の導電体層１５すなわちフローテイングゲート
が、第１層目の導電体層１４すなわちイレースゲ
ートの上部に位置し、基板１１と導電体層１４と
の間の距離が基板１１と導電体層１５との間の距
離よりも短かくなつている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線（行線）である。またＭ１
〜Ｍ４はメモリーセルであり、各メモリーセルは
コントロールゲートCG、フローテイングゲート
FG、イレースゲートEG、ドレインＤおよびソー
スＳから構成され、メモリーセルＭ１，Ｍ２のド
レインＤは上記一方のデイジツト線３１に、メモ
リーセルＭ３，Ｍ４のドレインＤは他方のデイジ
ツト線３２に、そしてすべてのメモリーセルのソ
ースＳは接地電位点にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリーセルＭ１に注目すると、初期状
態ではこのメモリーセルＭ１のフローテイングゲ
ートFGには電子が注入されておらず、そのしき
い電圧V_THは低い状態になつている。

このメモリーセルＭ１にデータを書き込む場合
には、選択線３５に正極性の高電圧たとえば＋20
ボルトを、デイジツト線３１に正極性の高電圧た
とえば＋20ボルトをそれぞれ印加することによ
り、メモリーセルＭ１のソースＳからドレインＤ
に向つて熱電子の流れが生じ、ソース・ドレイン
間すなわちチヤネル領域からこの熱電子がフロー
テイングゲートFGに注入される。これによつて
このメモリーセルＭ１のしきい電圧V_THが上昇す
る。なおこのデータ書き込み時、消去線３３には
高電圧たとえば＋20ボルトのパルスを印加する
か、あるいは＋５ボルト、０ボルトの直流電圧を
印加してもよいし、あるいは開放にしてもよい。

次にこのメモリーセルＭ１からデータを読み出
す場合には、選択線３５が選択されてメモリーセ
ルＭ１のコントロールゲートCGに高レベル信号
（＋５ボルト）が印加される。この高レベル信号
が印加された時、しきい電圧V_THが低くければ、
このメモリーセルＭ１はオンし、一方のデイジツ
ト線３１からメモリーセルＭ１を通り接地電位点
に向つて電流が流れる。一方、上記高レベル信号
が印加された時、しきい電圧V_THが高ければ、こ
のメモリーセルＭ１はオフとなり電流は流れな
い。この時、メモリーセルＭ１を介して電流が流
れる状態を論理“１”レベル、電流が流れない状
態を論理“０”レベルとすれば、この装置は記憶
装置として使用することができる。またフローテ
イングゲートFGは前記したように、その周囲を
絶縁膜によつて取り囲こまれ他とは絶縁分離され
ているので、ここにいつたん注入された電子は通
常の使用状態においては外に逃げることができ
ず、したがつてデータ不揮発性の記憶装置として
使用することができる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリーセルＭ１
のフローテイングゲートFGとイレースゲートEG
との間にフイールドエミツシヨン（電界放出）が
生じて、いままでフローテイングゲートFGに蓄
積されていた電子がイレースゲートEGおよび消
去線３３を介して外部に流出される。この結果、
このメモリーセルＭ１のしきい電圧V_THは、初期
状態と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリーセルを構成するように
したので、次のような種々の効果を得ることがで
きる。

１つのメモリーセルを１つのトランジスタで
構成することができ、しかもデータの電気的消
去が行なえる。したがつて電気的消去型のEP
―ROMとして紫外線消去型と同程度の集積度
をもつものが実現できる。またパツケージとし
て安価なプラスチツクのものが使用できるため
低コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、例えば書き込み時には＋20ボルト、消去時
には＋40ボルト、読み出し時には＋５ボルトの
正極性の電源があればよく、また＋５ボルトの
電圧から昇圧回路によつて＋20ボルト、＋40ボ
ルトを得るようにすれば電源は＋５ボルトの一
つで済ませることもできる。したがつて印刷配
線板等に実装した状態でデータの書き込み、消
去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を1μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させ後、ここに熱酸化法によつて1000Å〜
2000Åと比較的膜厚の薄い酸化膜を形成して、前
記ゲート絶縁膜１２を形成する。次に基板１１の
全体に6000Åの厚みのポリシリコンを成長させ、
これにＰあるいはAsをドーピングした後、光触
刻法によつて第４図ｂの実線領域に第１層目の導
電体層１４を形成する。ここで隣り合うフイール
ド絶縁膜１３′上には上記第１層目の導電体層１
４を形成していない例を示しているが、これは必
要に応じて形成してもよい。次に上記第１層目の
導電体層形成後、第４図ｃおよび第５図ｃに示す
ように、熱酸化法によつて500Åの厚さの絶縁膜
１６を成長させ、さらにこれに続いてCVD法に
より5000Åの厚さのポリシリコン膜を成長させ、
これを光触刻法を適用してフローテイングゲート
としての第２層目の導電体層１５ａ，１５ｂ，１
５ｃ，１５ｄを形成する。ここで第５図ｃには、
図から明らかなように、フローテイングゲートと
なる導電体層１５ａ，１５ｂのフイールド絶縁膜
１３上に延在する一方側の端部のみが絶縁膜１６
を介して第１層目の導電体層１４と少なくとも一
部が重なり合う例を示した。そして導電体層１５
ａ，１５ｂの他端については導電体層１４と重な
り合つていない。フローテイングゲート形成後、
第４図ｄおよび第５図ｄに示すように、熱酸化法
によつて1000〜2000Åの厚さの絶縁膜１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１８Ａ，１８Ｂを形成すると同
時に第２層目の導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄをセルフアラインにより形成する。次
に第４図ｅ中の斜線を付した領域にＰあるいは
Asを拡散してN⁺型半導体層１９Ａ，１９Ｂ，１
９Ｃを形成する。さらに第４図ｅおよび第５図ｅ
に示すように、基板１１全体に絶縁膜２０および
Al膜を連続して堆積形成し、このAl膜に光触刻
法を適用して第４層目の導電体層２１Ａ，２１Ｂ
を形成すると共に、コンタクト部分２２Ａ，２２
Ｂによつて上記N⁺型半導体層１９Ａ，１９Ｂそ
れぞれと接続することによりこの半導体記憶装置
は完成する。

第６図ａないしｃはこの発明の第２の実施例の
メモリーセルの構成を示すものであり、第６図ａ
はパターン平面図、第６図ｂは同図ａの―′
線に沿う構造断面図、第６図ｃは同図ａの―
′線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ，
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａ，
１１８Ｂが形成されると共に、これと同様に図中
左右の方向に隣り合う第２層目の導電体層１１５
ｄ，１１５ｅ，１１５ｆ上には、これを覆うよう
に上記絶縁膜１１７を介して、これら各導電体層
１１５ｄ，１１５ｅ，１１５ｆとほぼ同じ幅に設
定されたポリシリコンからなるもう１つの第３層
目の導電体層１１８Ｂが形成されている。そして
また、図中上下方向に隣り合う２箇所のゲート絶
縁膜１１２ａと１１２ｄとの間の基板１１１の表
面領域にはN⁺型半導体層１１９Ａが形成され、
また２箇所のゲート絶縁膜１１２ｂと１１２ｅと
の間の基板１１１の表面領域にはN⁺型半導体層
１１９Ｂが、同様に２箇所のゲート絶縁膜１１２
ｃと１１２ｅとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ｃが形成されている。さら
に各ゲート絶縁膜１１２ａ〜１１２ｅに対して、
上記N⁺型半導体層１１９Ａ，１１９Ｂ，１１９
Ｃ形成側とは反対側の基板１１の表面領域には、
連続したN⁺型半導体層１１９Ｄが形成されてい
る。また上記第３層目の導電体層１１８Ａ，１１
８Ｂ上には、絶縁膜１２０を介してAlからなる
配線層１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄ
が形成されていて、このうち１つの配線層１２１
Ａと前記N⁺型半導体層１１９Ａとがコンタクト
ホール１２２Ａによつて接続され、配線層１２１
ＢとN⁺型半導体層１１９Ｂとがコンタクトホー
ル１２２Ｂによつて接続され、配線層１２１Ｃと
前記第１層目の導電体層１１４とがコンタクトホ
ール１２２Ｃによつて接続され、また配線層１２
１ＤとN⁺型半導体層１１９Ｃとがコンタクトホ
ール１２２Ｄによつて接続されている。そして前
記N⁺型半導体層１１９Ｄは基準電位点たとえば
接地電位点に接続されている。

また第６図ａにおいて信号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリーセルを示し、このメモリー
セルは第２層目の導電体層１１５をフローテイン
グゲート（浮遊ゲート）、第３層目の導電体層１
１８をコントロールゲート（制御ゲート）、第１
層目の導電体層１１４をイレースゲート（消去ゲ
ート）、N⁺型半導体層１１９Ｂをドレイン、N⁺
型半導体層１１９ＤをソースとするMOSトラン
ジスタから構成され、さらに第６図ｂに示す２ビ
ツト分をみた場合、上記コントロールゲートとイ
レースゲートはそれぞれ共通であり、イレースゲ
ートに関して左右対称に構成された一対のMOS
トランジスタから構成されている。そして上記コ
ントロールゲートは絶縁膜を介して半導体基板１
１１上に設けられ、またフローテイングゲートと
イレースゲートは上記コントロールゲートと基板
１１１によつて挾まれた絶縁膜内に並設された構
成となつている。また、イレースゲートはフイー
ルド絶縁膜１１３上に形成されているため、各フ
ローテイングゲートとイレースゲートとの重なり
合つている部分はフイールド領域内に存在するこ
とになる。さらに第６図ｂに示すように、上記重
なり合つている部分において、第２層目の導電体
層１１５すなわちフローテイングゲートが、第１
層目の導電体層１１４すなわちイレースゲートの
上記に位置し、基板１１１と導電体層１１４との
間の距離が基板１１１と導電体層１５との間の距
離よりも短かくなつている。また第６図ａから明
らかなように、前記第１層目の導電体層１１４は
４ビツトのメモリーセルに対して１箇所だけ設け
られ、この各１箇所の導電体層１１４は１箇所の
コンタクトホール１２２Ｃで前記配線層１２１Ｃ
と接続されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例の半導体記憶装置では前記実施
例装置のもつ〜の効果の他に、次の〜の
効果も得ることができる。

イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたので、こ
の消去線と基板との間の絶縁膜の厚さを比較的
厚くすることができ、したがつて消去線に高い
電圧を印加してもリークが発生することはな
い。

イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリーセル４ビツト
に１箇所設ければよいので、１ビツト当りのコ
ンタクト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第７図ａ
ないしｅに示すパターン平面図および第８図ａな
いしｅに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第７図ａおよび第８図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１１の表面に光触刻法により絶縁膜を1μｍ成
長させてフイールド絶縁膜１１３，１１３′を形
成する。なおこのとき、フイールド絶縁膜１１
３，１１３′間には膜厚の薄い絶縁膜１２３が形
成されている。次に基板１１１の全面に6000Åの
厚みにポリシリコンを成長させ、これにＰあるい
はAsをドーピングした後、光触刻法によつて第
７図ｂ中実線で示すように上記１箇所のフイール
ド絶縁膜１１３上に第１層目の導電体層１１４を
形成する。ここで隣り合うフイールド絶縁膜１１
３′上には上記導電体層１１４を形成していない
例を示しているが、これは必要に応じて形成して
もよい。次に第１層目の導電体層１１４形成後、
第７図ｃおよび第８図ｃに示すように、熱酸化法
によつて500Åの厚さの酸化膜を成長させて前記
ゲート絶縁膜１１２ａ〜１１２ｆおよび絶縁膜１
１６を形成し、さらにこれに続いてCVD法によ
り5000Åの厚さにポリシリコンを成長させ、これ
を光触刻法を適用してフローテイングゲートとし
ての第２層目の導電体層１１５ａ〜１１５ｆを形
成する。ここで第８図ｃには、図から明らかなよ
うに、フローテイングゲートとなる導電体層１１
５ｂ，１１５ｃのフイールド絶縁膜１１３上に延
在する一方側の端部のみが絶縁膜１１６を介して
第１層目の導電体層１１４を少なくとも一部が重
なり合う例を示した。そして導電体層１１５ｂ，
１１５ｃの他端については導電体層１１４と重な
り合つていない。フローテイングゲート形成後
は、第７図ｄおよび第８図ｄに示すように、熱酸
化法によつて1000Å〜2000Åの厚さの絶縁膜１１
７を形成し、その上にポリシリコンを堆積形成
し、これに光触刻法を適用してコントロールゲー
トとなる第３層目の導電体層１１８Ａ，１１８Ｂ
を形成すると同時に第２層目の導電体層１１５ａ
〜１１５ｆをセルフアラインにより形成する。次
に第７図ｅ中の斜線を付した領域にＰあるいは
Asを拡散してドレインとなるN⁺型半導体層１１
９Ａ，１１９Ｂ，１１９Ｃおよびソースとなる
N⁺型半導体層１１９Ｄそれぞれ形成する。さら
に第７図ｅおよび第８図ｅに示すように、基板１
１１全体に絶縁膜１２０およびAl膜を連続して
堆積形成し、このAl膜に光触刻法を適用して配
線層１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを
形成する。なおこのとき予めコンタクトホール１
２２Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開孔し
ておき、コンタクトホール１２２Ａ，１２２Ｂ，
１２２ＤそれぞれによつてN⁺型半導体層１１９
Ａ，１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２
１Ｂ，１２１Ｄそれぞれを、コンタクトホール１
２２Ｃによつて第１層目の導電体層１１４と配線
層１２１Ｃとを接続することによりこの半導体記
憶装置は完成する。

第９図はこの発明の一実施例を示すもので、第
２図または第６図に示す半導体記憶装置を用い
て、ｉ×ｊビツトの半導体記憶装置を構成したも
のである。図においてM₁₁，…M_j1，…M_1j，…
M_ijは、列方向にｊ個、行方向にｉ個のマトリク
ス状に配置形成された各１ビツトのメモリーセル
であり、これら各メモリーセルのうち同一列に配
置されたメモリーセルのドレインは、デイジツト
線Ｄ―１〜Ｄ―ｊそれぞれに共通接続され、各メ
モリーセルのソースは接地されている。また同一
行に配置されたメモリーセルの制御ゲートは、行
線R₁〜R_jそれぞれに共通接続されている。図中
４１は、列アドレスが入力されデータ読み出し時
あるいはデータ書き込み時にその列アドレスに応
じて１つの出力端が選択され、その選択された出
力端のみから高レベル信号例えば＋５，＋20ボル
トを出力し、選択されない出力端すべてから低レ
ベル信号例えば０ボルトを出力する列デコーダで
ある。４２は、行アドレスが入力されたデータ読
み出し時あるいはデータ書き込み時にその行アド
レスに応じて１つの出力端が選択され、この選択
された出力端のみから高レベル信号を出力し、選
択されない出力端すべてから低レベル信号を出力
する行デコーダである。デイジツト線Ｄ―１〜Ｄ
―ｊはMOSトランジスタT_c1〜T_cjを介して列デ
コーダ４１の出力端CD₁〜CD_jに接続され、消去
線Ｅ―１〜Ｅ―ｊは抵抗R_E―₁〜R_E―_jを介してデ
ータ消去を行なう端子E_rに接続され、また消去線
Ｅ―１〜Ｅ―ｊはMOSトランジスタT_RE1〜T_REj
を介して接地され、列デコーダ４１の出力端CD₁
〜CD_jはインバータI₁〜I_jを介してトランジスタ
T_RE1〜T_REjのゲートに接続され、トランジスタ
T_c1〜T_cjは端子CV_prpgに共通接続されている。ま
た行線R₁〜R_iはMOSトランジスタT_R1〜T_Riを介
してデコーダ４２の出力端RD₁〜RD_iに接続さ
れ、トランジスタT_R1〜T_Riのゲートは端子CV_prpg
に共通接続されている。また行線R₁〜R_jはMOS
トランジスタT_RP1〜T_RPiの一端に接続され、該ト
ランジスタT_RP1〜T_RPiの他端は、MOSトランジ
スタQ₁〜Q_iを介して接地され、また抵抗RR₁〜
RR_iを介して端子E_rに接続され、トランジスタ
T_RP1〜T_RPiのゲートは、端子CV_prpgと信号反転関
係にある端子_prpgに共通接続され、トランジス
タQ₁〜Q_iのゲートは端子RD₁〜RD_iに接続されて
いる。上記端子E_rは、データ消去を行なう際にデ
ータ消去電圧例えば＋40Vが印加される。

上記の如く、メモリーセルを１ビツト毎に選択
してデータ書き込みし、データ消去も１ビツト毎
に選択して消去可能とした半導体記憶装置の動作
を説明する。まず書き込み時は、端子CV_prpgは高
レベル、端子CV_prpgは低レベルである。従つて行
デコーダ４２、列デコーダ４１の出力は、それぞ
れトランジスT_R1〜T_Riがオン（導通）し、トラン
ジスタT_c1〜T_cjがオンし、トランジスタT_RP1〜
T_RPiがオフ（非導通）し、トランジスタT_RE1〜
T_REiがオフするため、行デコーダ４２の出力が行
線R₁〜R_iに入り、また列デコーダ４１の出力が
デイジツト線Ｄ―１〜Ｄ―ｊに入る。このため例
えばメモリーセルM_ijが選択されると、行線R_iが
高レベルとなり、デイジツト線Ｄ―ｊが高レベル
となり、メモリーセルM_ijにプログラム電圧がか
かつてこのM_ijの浮遊ゲートに電子が注入され、
閾値電圧が上つて書き込みが完了する。

次にメモリーセル例えばM_ijのみのデータ消去
を行なう場合を説明する。消去時には端子CV_prpg
が低レベルとなり、端子CV_prpgが高レベルとな
る。従つてトランジスタT_R1〜T_Riがオフし、行デ
コーダ４２の出力が直接行線R₁〜R_iに入ること
はない。またトランジスタT_RP1〜T_RPiがオンし、
消去端子E_rからの高電圧が行デコーダ４２により
デコードされる。即ちメモリーセルM_ijが選択さ
れたのであるから、行デコーダ４２の出力は、
RD₁〜RD_iのうちRD_iのみが高レベルであり、他
のRD₁〜RD_i―_jまでは低レベルである。従つてト
ランジスタQ₁〜Q_iのうちQ_iのみがオンし、行線
R₁〜R_iに印加される出力はR_iのみが低レベル即
ち０ボルトであり、R₁〜R_i―_jまでは高レベル即
ち消去端子E_rの電圧が出る。ここで端子CV_prpgの
高レベルは、消去端子E_rの電圧レベルより高レベ
ル（例えば＋45V）であることが望ましい。即ち
消去時には、行線は低レベルであり、非選択の行
線は高レベルである。

次に列デコーダ４１側の動作を述べる。上記の
如く端子CV_prpgは低レベルであるので、トランジ
スタT_c1〜T_cjはオフし、列デコーダ４１からの出
力はインバータI₁〜I_jを通つてトランジスタT_RE1
〜T_REjのゲートに入る。ここでメモリーセルM_j
が選ばれたのであるから、列デコーダ４１の出力
CD_jのみが高レベルであり、消去線Ｅ―ｊのみに
端子E_rの高レベルが印加される。従つてメモリー
セルM_1j〜M_ijの消去ゲートに高レベルの電圧が
印加される。しかしメモリーセルM_1j〜M_(i-1)jま
での制御ゲートR₁〜R_i-1までは高レベルの電圧が
印加されているためメモリーセルの浮遊ゲート
は、浮遊ゲートと制御ゲートの結合容量を大きく
しておくことにより、浮遊ゲートの電位は高くな
る。一方、メモリーセルM_ijの制御ゲート電位は
低レベル即ち０ボルトであるので、浮遊ゲートの
電位は、制御ゲートと浮遊ゲートの結合容量が大
きくても、０ボルト近くにあり、消去線Ｅ−ｊに
印加した高レレベルの電圧が浮遊ゲートと消去ゲ
ートＥ−ｊ間に直接かかり、メモリーセルM_ijの
電子のみが、フイールドエミツシヨンにより浮遊
ゲートから抜きとられる。

第１０図は本発明の他の実施例であり、前実施
例と対応する箇所には同一符号を付して説明を省
略し、特徴とする点のみを取り出して説明する。
本実施例で読み出し或いは書き込み時には、端子
CV_prpgは高レベル、端子_prpgは低レベルであ
り、消去時にはCV_prpgは低レベル、_prpgは高レ
ベルである。一方、E_r端子はMOSトランジスタ
T_E1〜T_Ejを介して消去線Ｅ−１〜Ｅ−ｊに接続
され、デコーダ４１の出力端CD₁〜CD_jは昇圧回
路５１₁〜５１_jを介してトランジスタT_E1〜T_Ejの
ゲートに接続される。端子_prpgにゲートが接続
されたMOSトランジスタQ_Rは一端が接地され、
他端はトランジスタQ₁〜Q_iの一端に接続される。

第１１図は第１０図の昇圧回路５１₁〜５１_jの
一つを具体的に示したものであり、この回路はブ
ートストラツプを利用した昇圧回路である。この
回路では、入力INに例えば＋5Vが得られると、
出力Outに＋45Vが出力される。従つてデータ消
去時、例えば第１０図の列デコーダ出力端CD_jが
選択されると、トランジスタT_Ejのゲート入力は
＋45Vとなり、消去端子E_rの＋40Vが消去線Ｅ−
ｊのみにそのまま出力される。一方、上記データ
消去時にはトランジスタQ_Rがオンで、トランジ
スタT_R1〜T_Riがオフであり、例えば行デコーダ端
子RD_iのみが選択されているとすると、トランジ
スタQ₁〜Q_iのうちQ_iのみがオンで他はオフであ
るから、トランジスタQ_R，Q_iを通して行線R_iが
低レベルつまり０ボルトとなり、他の行線には消
去端子E_rから高レベルつまり＋40Vが得られ、こ
の場合メモリーセルM_ijのデータ消去が行なわれ
るものである。

第１２図は本発明の更に他の実施例であり、前
実施例と対応する箇所には同一符号を付して説明
を省略し、特徴とする点のみを取り出して説明す
る。本実施例で読み出し或いは書き込み時には、
端子CV_prpgは高レベル、端子_prpgは低レベルで
あり、消去時にはCV_prpgは低レベル、_prpgは高
レベルである。端子_prpgの高レベルは端子E_rの
高レベルより高い方が望ましい。図中６１₁〜６
１_iはブートストラツプを利用した昇圧回路（ト
ランジスタQ₁₂，Q₁₃の降下分を防ぐための昇
圧）、Q₂₁〜Q_2iはデータ読み出し速度を早めるた
め読み出し時オフして昇圧回路６１₁〜６１_iを切
り離すトランジスタである。この回路において消
去時には、例えばメモリーセルM_ijが選択された
場合は昇圧回路６１₁〜６１_iのトランジスタQ₁₄
のうち昇圧回路６１_iのそれのみがオンするから、
トランジスタQ₁₄，Q_2iを介して行線R_iのみが低レ
ベルとなり、他の行線R₁〜R_i-jには、端子E_rから
高レベルの電圧が得られるものである。

前述した各メモリーセルは、制御ゲートに印加
した高レベルの電圧例えば＋40Vが、浮遊ゲート
との結合容量が大きい場合、浮遊ゲートで例えば
＋30Vとなり、消去ゲートと浮遊ゲート間の電位
差が10Vで、浮遊ゲートから電子がフイールドエ
ミツシヨン（電界放出）しないことになる。

いま、浮遊ゲートと消去ゲート間の容量をC_FE、
浮遊ゲートと制御ゲート間の容量をC_FC、浮遊ゲ
ートとソース、基板及びドレインとの間の容量を
C_FBとし、浮遊ゲート電位をV_F、消去ゲートの電
位をV_E、制御ゲート電位をV_C、基板の電位をV_B
（V_B＝０ボルト）とする。このとき、浮遊ゲート
に予め蓄積されている電荷量を−Q_Fとすれば、
この−Q_Fは次式で与れられる。

−Q_F＝C_FB（＋V_F）＋C_FE（V_F−V_E）＋C_FC（V_F−
V_C）＝（C_FB＋C_FE＋C_FC）V_F−C_FEV_E−C_FCV_C …(1) 上記(1)式から浮遊ゲートの電位を求めると次式
のようになる。

V_F＝−Q_F＋C_FEV_E＋C_FCV_C／C_FB＋C_FE＋C_FC ……(2) 次に浮遊ゲートと消去ゲートとの間の電位差
V_EFを求めると次式のようになる。

V_EF＝V_E−V_F ＝（C_FB＋C_FC）V_E−Q_F−C_FCV_C／C_T ……(3) ただしC_T＝C_FB＋C_FE＋C_FC いまメモリーセルを１ビツト毎に消去するため
にV_Cを０ボルトとする。このとき、浮遊ゲート
と消去ゲートとの間の電位差V_EF1は次式で与えら
れる。

V_EF1＝V_E−V_F ＝（C_FB＋C_FC）V_E−Q_F／C_T …(4) また他のメモリーセルでは消去が行なわれない
ようにするためにV_CをV_Eにする。このときの浮
遊ゲートと消去ゲートとの間の電位差V_EF2は次式
で与えられる。

V_EF2＝V_E−V_F＝C_FBV_E−Q_F／C_T ……(5) 次に上記(4)式と(5)式との電位差の比を求めると
次式のようになる。

V_EF1／V_EF2＝（C_FB＋C_FC）V_E−Q_F／C_FBV_E−Q_F……(6) ｜C_FBV_E｜＞Q_Fと仮定すれば、上記(6)式は次式
のように書き改めることができる。

V_EF1／V_EF2≒C_FB＋C_FC／C_FB＝１＋C_FC／C_FB ……(7) ここでメモリセルを１ビツト毎に効率良く選択
でき、制御ゲートに電圧を印加し消去入力があつ
ても選択されないメモリセルのデータが消去され
ないようにするためには上記(7)式は少なくとも３
倍以上とする必要がある。この結果、C_FC≧2_FBと
すればよい。

またデータ消去を行なう端子E_rを用いてメモリ
ーセルの浮遊ゲート内に注入、蓄積された電子の
電荷量を定量的に検出することができる。いま、
データ書き込み後の浮遊ゲートの蓄積電荷量を−
Q_Fとすると、そのメモリーセルのしきい電圧V_TH
の変化分ΔV_THはQ_F／C_FCとなる。一方、端子E_rに
ある電位V_Eを印加すると、ΔV_THは次式で表わさ
れる。

ΔV_TH＝Q_F−C_FEV_E／C_FC ……(8) 見かけ上、浮遊ゲートに蓄積されている電荷量
−Q_FはV_Eによつて減少させたりこれとは逆に増
加させたりでき、したがつてV_Eを変化させれば
−Q_Fの値を定量的に検出することができる。

次に上記−Q_Fの値を、データを消去せずに検
出するための条件を求める。まず、前記(2)式から
次の式が求められる。

０＝１／C_T（C_FE∂V_E＋C_FC∂V_C） ……(9) したがつて、 ∂V_E／∂V_C＝−C_FC／C_FE ……(10) であり、C_FC／C_FE≦５であればデータを消去する
ことはない。この結果、C_FC≦5C_FEとすればよい。
また上記条件と前記のデータ消去時の条件とを組
合せれば次の条件が得られる。

5C_FE≧C_FE≧2C_FB ……(11) なお本発明は各実施例のみに限定されるもので
はなく、種々の応用が可能である。例えば第２図
または第６図において、第２層目の導電体層１５
または１１５の各左側端部或いは各左側端部のみ
が第１層目の導電体層１４または１１４の少くと
も一部と重なり合つている場合について説明した
が、これは導電体層１５または１１５の両端部が
導電体層１４または１１４と重なり合うようにし
てもよい。

以上説明した如く本発明によれば、前記従来の
問題点を一掃し、しかもデータ消去が良好に行な
える等の利点を有した半導体記憶装置が提供でき
るものである。

【図面の簡単な説明】

第１図は従来のE²P―ROMの１つのメモリー
セル部分の構成図、第２図ａないしｄはこの発明
の実施例のメモリーセルの構成を示すものであ
り、第２図ａはパターン平面図、第２図ｂは同図
ａの―′線に沿う構造断面図、第２図ｃは同
図ａの―′線に沿う構造断面図、第２図ｄは
同図ａの―′線に沿う構造断面図、第３図は
第２図に示す装置の等価回路図、第４図ａないし
ｅおよび第５図ａないしｅはそれぞれ上記第２図
に示す装置を製造するための製造方法の一例を説
明するためのもので、第４図ａないしｅはパター
ン平面図、第５図ａないしｅは第４図ａないしｅ
の各―′線に沿う断面図、第６図ａないしｃ
はこの発明の実施例のメモリーセルの構成を示す
ものであり、第６図ａはパターン平面図、第６図
ｂは同図ａの―′線に沿う構造断面図、第６
図ｃは同図ａの―′線に沿う構造断面図、第
７図ａないしｅおよび第８図ａないしｅはそれぞ
れ上記第６図に示す装置を製造するための製造方
法の一例を説明するためのもので、第７図ａない
しｅはパターン平面図、第８図ａないしｅは第７
図ａないしｅの各―′線に沿う使面図、第９
図はこの発明の一実施例の回路構成図、第１０図
はこの発明の他の実施例の回路構成図、第１１図
は同回路の一部を取り出して示す回路構成図、第
１２図はこの発明の更に他の実施例の回路構成図
である。１１，１１１…半導体基板、１２，１１２…ゲ
ート絶縁膜、１３，１１３…フイールド絶縁膜、
１４，１１４…第１層目の導電体層（イレースゲ
ート）、１５，１１５…第２層目の導電体層（フ
ローテイングゲート）、１６，１１６，１７，１
１７，２０，１２０，１２３…絶縁膜、１８，１
１８…第３層目の導電体層（コントロールゲー
ト）、１９，１１９…N⁺型半導体層、２１…第４
層目の導電体層、１２１…配線層、２２，１２２
…コンダクトホール、３１，３２…デイジツト
線、３３，３４…消去線、３５，３６…選択線、
Ｍ１，Ｍ２，Ｍ３，Ｍ４…メモリーセル、CG…
コントロールゲート（制御ゲート）、FG…フロー
テイングゲート（浮遊ゲート）、EG…イレースゲ
ート（消去ゲート）、Ｄ…ドレイン、Ｓ…ソース、
４１…列デコーダ、４２…列デコーダ、R₁〜R_i
…行線、Ｄ−１〜Ｄ−ｊ…デイジツト線、Ｅ−１
〜Ｅ−ｊ…消去線。

Claims

【特許請求の範囲】１半導体基体上に絶縁膜を介して設けられる制
御ゲートと、この制御ゲートと上記基体によつて
挟まれた上記絶縁膜内に設けられる消去ゲート
と、上記絶縁膜内に上記消去ゲートと並設されそ
の端部が絶縁膜を介して消去ゲートの少なくとも
一部と重なり合つている浮遊ゲートと、ソース及
びドレインとから構成されているメモリーセルを
具備し、該メモリーセルは、制御ゲートの電位を高レベ
ルとしかつ消去ゲートの電位を高レベルとした
時、浮遊ゲートからフイールドエミツシヨンによ
り電子を抜き取ることができず、制御ゲートの電
位を低レベルとしかつ消去ゲートの電位を高レベ
ルとした時、浮遊ゲートからフイールドエミツシ
ヨンにより電子を抜き取ることができる構成し、上記制御ゲートの電位を高レベルにしかつ上記
消去ゲートの電位を変化させることによつて上記
浮遊ゲート内に蓄積された電荷量を定量的に検出
するように構成したことを特徴とする半導体記憶
装置。２前記メモリーセルは、浮遊ゲートと消去ゲー
トとの間の容量をC_FEとし、浮遊ゲートと制御ゲ
ートとの間の容量をC_FCとした時に、5C_FE≧C_FCの
関係を有することを特徴とする特許請求の範囲第
１項に記載の半導体記憶装置。３前記メモリーセルは、浮遊ゲートと消去ゲー
トとの間の容量をC_FEとし、浮遊ゲートと制御ゲ
ートとの間の容量をC_FCとし、浮遊ゲートとソー
ス、基体及びドレインとの間の容量をC_FBとした
時、5C_FE≧C_FC≧2C_FBの関係を有することを特徴
とする特許請求の範囲第１項に記載の半導体記憶
装置。