JPS623996B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP−ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P−ROM（Electrically Erasable Ｐ−
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P−ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成成してい
るため、紫外線消去型のものに比較して素子数
は２倍、集積度は1/2となり、集積化するには
不利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは従来の欠点を
除去することができ、特に短時間で全ビツトのデ
ータを消去することができる半導体記憶装置を提
供することにある。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリセルの構成を示すものであり、メモリ
セル４ビツト分のみが示されている。このうち第
２図ａはパターン平面図、第２図ｂは同図ａの
−′線に沿う構造断面図、第２図ｃは同図ａの
−′線に沿う構造断面図、第２図ｄは同図ａ
の−′線に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣に合う各２個所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目に導電体層１４に対して左側に位置している２
個所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２個所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上にはこれを覆うように、絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つのの第３層目の導電体層１８Ｂが形成さ
れている。そしてまた、図中上下方向に隣り合う
２個所のゲート絶縁膜１２ａと１２ｃとの間の基
板１１の表面領域には、N⁺型半導体層１９Ａが
形成され、これと同様に２個所のゲート絶縁膜１
２ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１bBが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａにつ
て接続され、他方の導電体層２１Ｂと前記N⁺型
半導体層１９Ｂとがもう１つのコンタクトホール
２２Ｂによつて接続されている。そして前記N⁺
型半導体層１９Ｃは基準電位点たとえば接地電位
点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲まれた領域はこの半導体記憶装置の１ビ
ツト分のメモリセルを示し、このメモリセルは第
２図ｂから明らかなように、第２層目の導電体層
１５をフローテイングゲート（浮遊ゲート）、第
３層目の導電体層１８をコントロールゲート（制
御ゲート）、第１層目の導電体層１４をイレース
ゲート（消去ゲート）、N⁺型半導体層１９Ａをド
レイン、N⁺型半導体層１９Ｃをソースとする
MOSトランジスタから構成され、さらに第２図
ｂに示す２ビツト分をみた場合、上記コントロー
ルゲートとイレースゲートはそれぞれ共通であ
り、イレースゲートに関して左右対称に構成され
た一対のMOSトランジスタから構成されてい
る。そして上記コントロールゲートは絶縁膜を介
して半導体基板１１上に設けられ、またフローテ
イングゲートとイレースゲートは上記コントロー
ルゲートと基板１１によつて挾まれた絶縁膜内に
並設された構成となつている。またイレースゲー
トはフイールド絶縁膜１３上に形成されているた
め、各フローテイングゲートとイレースゲートと
の重なり合つている部分はフイールド領域内に存
在することになる。さらに第２図ｂに示すよう
に、上記重なり合つている部分において、第２層
目の導電体層１５すなわちフローテイングゲート
が、第１層目の導電体層１４すなわちイレースゲ
ートの上部に位置し、基板１１と導電体層１４と
の間の距離が基板１１と導電体層１５との間の距
離よりも短かくなつている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（た
とえば＋５ボルト）が印加される。この高レベル
信号が印加された時、しきい電圧Ｖ_THが低くけれ
ば、このメモリセルＭ１はオンし、一方のデイジ
ツト線３１からメモリセルＭ１を通り接地電位点
に向つて電流が流れる。一方、上記高レベル信号
が印加された時、しきい電圧Ｖ_THが高ければ、こ
のメモリセルＭ１はオフとなり電流は流れない。
この時、メモリセルＭ１を介して電流が流れる状
態を論理“１”レベル、電流が流れない状態を論
理“０”レベルとすれば、この装置は記憶装置と
して使用することができる。またフローテイング
ゲートFGは前記したように、その周囲を絶縁膜
によつて取り囲まれ他とは絶縁分離されているの
で、ここにいつたん注入された電子は通常の使用
状態においては外に逃げることができず、したが
つてデータ不揮発性の記憶装置として使用するこ
とができる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを第
一極性の電源で行なうことができる。すなわ
ち、たとえば書き込み時には＋20ボルト、消去
時には＋40ボルト、読み出し時には＋５ボルト
の正極性の電源があればよく、また＋５ボルト
の電圧から昇圧回路によつて＋20ボルト、＋40
ボルトを得るようにすれば電源は＋５ボルトの
一つで済ませることもできる。したがつて印刷
配線板等に実装した状態でデータの書き込み、
消去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際のフイードエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に、第２図に示すこの発明に係る半導体記憶
測置を製造するための製造方法の一例を、第４図
ａないしｅに示すパターン平面図および第５図ａ
ないしｅに示すそれらの−′線に沿う断面図
を用いて説明する。まず、第４図ａおよび第５図
ａに示すように、Ｐ型シリコンからなる半導体基
板１１の表面に光触刻法により絶縁膜を１μｍ成
長させてフイールド絶縁膜１３，１３′を形成
し、さらに第４図ａ中の斜線を付した領域にＰあ
るいはAsをインプランテーシヨン法あるいは拡
散法によつて拡散し、Ｎ型半導体層１９C′を形
成する。上記拡散終了後、上記フイールド絶縁膜
１３，１３′形成領域以外の領域の基板１１表面
を露出させ後、ここに熱酸化法によつて1000Å〜
2000Åと比較的膜厚の薄い酸化膜を形成して、前
記ゲート絶縁膜１２を形成する。次に基板１１の
全体に6000Åの厚みにのポリシリコンを成長さ
せ、これにＰあるいはAsをドーピングした後、
光触刻法によつて第４図ｂの実線域に第１層目の
導電体層１４を形成する。ここで隣り合うフイー
ルド絶縁膜１３′上には上記第１層目の導電体層
１４を形成していない例を示しているが、これは
必要に応じて形成してもよい。次に上記第１層目
の導電体層形成後、第４ｃ図および第５図ｃに示
すように、熱酸化法によつて500Åの厚さの絶縁
膜１６を成長させ、さらにこれに続いてCVD法
により5000Åの厚さのポリシリコン膜を成長さ
せ、これを光触刻法を適用してフローテイングゲ
ートとしての第２層目の導電体層１５ａ，１５
ｂ，１５ｃ，１５ｄを形成する。ここで第５図ｃ
には、図から明らかなように、フローテイングゲ
ートとなる導電体層１５ａ，１５ｂのフイールド
絶縁膜１３上に延在する一方側の端部のみが絶縁
膜１６を介して第１層目の導電体層１４と少なく
とも一部が重なり合う例を示した。そして導電体
層１５ａ，１５ｂの他端については導電体層１４
と重なり合つていない。フローテイングゲート形
成後、第４図ｄおよび第５図ｄに示すように、熱
酸化法によつて1000〜2000Åの厚さの絶縁膜１７
を形成し、その上にポリシリコンを堆積形成し、
これに光触刻法を適用してコントロールゲートと
なる第３層目の導電体層１８Ａ，１８Ｂを形成す
ると同時に第２層目の導電体層１５ａ，１５ｂ，
１５ｃ，１５ｄをセルフアラインにより形成す
る。次に第４図ｅ中の斜線を付した領域にＰある
いはAsを拡散してN⁺型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクト部分２２
Ａ，２２Ｂによつて上記N⁺半導体層１９Ａ，１
９Ｂそれぞれと接続することによりこの半導体記
憶装置は完成する。

第６図ａないしｃはこの発明の第２の実施例の
メモリセルの構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの６′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目を導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目導
電体層１１５ｃ，１１５ｆの各左側端部は、上記
絶縁膜１１６を介して導電体層１１４の右側端部
と重なり合つている。さらにまた図中左右の方向
に隣り合う第２層目の導電体層１１５ａ，１１５
ｂ，１１５ｃ上には、これを覆ように絶縁膜１１
７を介して、これら各導電体層１１５ａ，１１５
ｂ，１１５ｃとほぼ同じ幅に設定されたポリシリ
コンからなる第３層目の導電体層１１８Ａが形成
されると共に、これと同様に図中左右の方向に隣
り合う第２層目の導電体層１１５ｄ，１１５ｅ，
１１５ｆ上には、これを覆うように上記絶縁膜１
１７を介して、これら各導電体層１１５ｄ，１１
５ｅ，１１５ｆとほぼ同じ幅に設定されたポリシ
リコンからなるもう１つの第３層目の導電体層１
１８Ｂが形成されている。そしてまた、図中上下
方向に隣り合う２箇所のゲート絶縁膜１１２ａと
１１２ｄとの間の基板１１１の表面領域にはN⁺
型半導体層１１９Ａが形成され、また２箇所のゲ
ート絶縁膜１１２ｂと１１２ｅとの間の基板１１
１の表面領域にはN⁺型半導体層１１９Ｂが、同
様に２箇所のゲート絶縁膜１１２ｃと１１２ｅと
の間の基板１１１の表面領域にはN⁺型半導体層
１１９Ｃが形成されている。さらに各ゲート絶縁
膜１１２ａ〜１１２ｅに対して、上記N⁺型半導
体層１１９Ａ，１１９Ｂ、１１９Ｃ形成側とは反
対側の基板１１１の表面領域には、連続したN⁺
型半導体層１１９Ｄが形成されている。また上記
第３層目の導電体層１１８Ａ，１１８Ｂ上には、
絶縁膜１２０を介してAlからなる配線層１２１
Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成されて
いて、このうち１つの配線層１２１Ａと前記N⁺
半導体層１１９Ａとがコンタクトホール１２２Ａ
によつて接続され、配線層１２１ＢとN⁺型半導
体層１１９Ｂとがコンタクトホール１２２Ｂによ
つて接続され、配線層１２１Ｃと前第１層目の導
電体層１１４とがコンタクトホール１２２Ｃによ
つて接続され、また配線層１２１ＤとN⁺型半導
体層１１９Ｃとがコンタクトホール１２２Ｄによ
つて接続されている。そして前記N⁺型半導体層
１１９Ｄは基準電位点たとえば接地電位点に接続
されている。

また第６図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２層目の導電体層１１５をフローテイングゲー
ト（浮遊ゲート）、第３層目の導電体層１１８を
コントロールゲート（制御ゲート）、第１層目の
導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型半
導体層１１９ＤをソースとするMOSトランジス
タから構成され、さらに第６図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１１
上に設けられ、またフローテイングゲートとイレ
ースゲートは上記コントロールゲートと基板１１
１によつて挾まれた絶縁膜内に並設された構成と
なつている。またイレースゲートはフイールド絶
縁膜１１３上に形成されているため、各フローテ
イングゲートとイレースゲトとの重なり合つてい
る部分はフイールド領域に存在することになる。
さらに第６図ｂに示すように、上記重なり合つて
いる部分において、第２層目の導電体層１１５す
なわちフローテイングゲートが、第１層目の導電
体層１１４すなわちイレースゲートの上記に位置
し、基板１１１と導電体層１１４との間の距離が
基板１１１と導電体層１１５との間の距離よりも
短かくなつている。また第６図ａから明らかなよ
うに、前記第１層目の導電体層１１４は４ビツト
のメモリセルに対して１箇所だけ設けられ、この
各１箇所の導電体層１１４は１箇所のコンタクト
ホール１２２Ｃで前記配線層１２１Ｃと接続され
ている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例の半導体記憶装置では前記実施
例装置のもの〜の効果の他に、次の〜の
効果も得ることができる。

イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたで、この
消去線と基板との間の絶縁膜の厚さを比較的厚
くすることができ、したがつて消去線に高い電
圧を印加してもリークが発生することはない。

イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリセル４ビツトに
１箇所設ければよいので、１ビツト当りのコン
タクト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツヨンをそれぞれ利用す
るため、フローテイングゲートの周囲の絶縁膜
は比較的厚いものが使用でき、不揮発特性すな
わちデータ保持特性は良好となる。

次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第７図ａおよび第８図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１１の表
面に光触刻法により絶縁膜を１μｍ成長させてフ
イールド絶縁膜１１３，１１３′を形成する。

なおこのとき、フイールド絶縁膜１１３，１１
３′間には膜厚の薄い絶縁膜１２３が形成されて
いる。次に基板１１１の全面に6000Åの厚みにポ
リシリコンを成長させ、これにＰあるいはAsを
ドーピングした後、光触刻法によつて第７図ｂ中
実線で示すように上記１箇所のフイールド絶縁膜
１１３上に第１層目の導電体層１１４を形成す
る。ここで隣り合うフイールド絶縁膜１１３′上
には上記導電体層１１４を形成していない例を示
しているが、これは必要に応じて形成してもよ
い。次に第１層目の導電体層１１４形成後、第７
図ｃおよび第８図ｃに示すように、熱酸化法によ
つて500Åの厚さの酸化膜を成長させて前記ゲー
ト絶縁膜１１２ａ〜１１２ｆおよび絶縁膜１１６
を形成し、さらにこれに続いてCVD法により
5000Åの厚さにポリシリコンを成長させ、これを
光触刻法を適用してフローテイングゲートとして
の第２層目の導電体層１１５ａ〜１１５ｆを形成
する。ここで第８図ｃには、図から明らかなよう
に、フローテイングゲートとなる導電体層１１５
ｂ，１１５ｃのフイールド絶縁膜１１３上に延在
する一方側の端部のみが絶縁膜１６を介して第１
層目の導電体層１１４と少なくとも一部が重なり
合う例を示した。そして導電体層１１５ｂ，１１
５ｃの他端については導電体層１１４と重なり合
つていない。フローテイングゲート形成後は、第
７図ｄおよび第８図ｄに示すように、熱酸化法に
よつて1000Å〜2000Åの厚さの絶縁膜１１７を形
成し、その上にポリシリコンを堆積形成し、これ
に光触刻法を適用してコントロールゲートとなる
第３層目の導電体層１１８Ａ，１１８Ｂを形成す
ると同時に第２層目の導電体層１１５ａ〜１１５
ｆをセルフアラインにより形成する。次に第７図
ｅ中の斜線を付した領域にＰあるいはAsを拡散
してドレインとなるN⁺型半導体層１１９Ａ，１
１９Ｂ，１１９ＣおよびソースとなるN⁺型半導
体層１１９Ｄそれぞれを形成するさらに第７図ｅ
および第８図ｅに示すように、基板１１１全体に
絶縁膜１２０およびAl膜を連続して堆積形成
し、このAl膜に光触刻法を適用して配線層１２
１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成す
る。なおこのとき予めコンタクトホール１２２
Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開るしてお
き、コンタクトホール１２２Ａ，１２２Ｂ，１２
２ＤそれぞれによつてN⁺型半導体層１１９Ａ，
１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２１
Ｂ，１２１Ｄそれぞれを、コンタクトホール１２
２Ｃによつて第１層目の導電体層１１４と配線層
１２１Ｃとを接続するとにより、この半導体記憶
装置は完成する。

第９図はこの発明に係る半導体記憶装置の一実
施例を示すもので、前記第２図または第６図に示
す半導体記憶装置を用いてＭ×Ｎビツトの半導体
記憶装置を構成したものである。図において
M₁₁，……Ｍ_1M，……Ｍ_N1，……Ｎ_NMは、列方向
にＭ個および行方向にＮ個マトリクス状に配置形
成された各１ビツトのメモリセルであり、これら
各メモリセルは前記と同様にコントロールゲート
CGG、フローテイングゲートFG、イレースゲー
トEG、ドレインＤおよびソースＳから構成され
る。そして同一列に配置された各Ｍ個のメモリセ
ルのドレインＤは、Ｎ本の各デイジツト線４１_１
〜４１_Nそれぞれに共通接続されている。また上
記Ｎ本のデイジツト線４１_１〜４１_Nは、列アド
レスが入力されデータ読み出し時あるいはデータ
書き込み時にその列アドレスに応じて１つの出力
端を選択しこの選択した出力端のみから高レベル
信号、たとえば＋５、＋20ボルトを出力し、選択
しない出力端すべてから低レベル信号、たとえば
０ボルトを出力する列デコーダ４２の出力端に接
続されている。さらに同一行に配置された各Ｎ個
のメモリセルのコントロールゲートCGは、Ｍ本
の各行選択線４３_１〜４３_Mそれぞれに共通接続
されている。さらに上記Ｍ本の行選択線４３_１〜
４３_Mは、行アドレスが入力されデータ読み出し
時あるいはデータ書き込み時にその行アドレスに
応じて１つの出力端を選択しこの選択した出力端
のみから高レベル信号を出力し、選択しない出力
端すべてから低レベル信号を出力する行デコーダ
４４の出力端に接続されている。またすべてのメ
モリセルのイレースゲートEGは共通接続され、
さらに抵抗４５を介して消去端子４６に接続され
ている。そしてすべてのメモリセルのソースＳは
共通接続されさらに接地電位点に接続されてい
る。

上記消去端子４６は上記各メモリセルに記憶さ
れているデータを消去する際にデータ消去電圧、
たとえば＋40ボルトが印加されるようになつてい
る。

このような構成でなる記憶装置では、消去端子
４６に消去電圧（＋40ボルト）を印加すれば、す
べてのメモリセルのデータ消去が一度に、しかも
フイールドエミツシヨンを利用するために短時間
で行なえる。また消去端子４６に異常な高電圧が
加わつた場合であつても、消去端子４６に直列に
抵抗４５が挿入されているため、この抵抗４５の
両端間に高電圧が加わり、メモリセルの破壊を防
止することができる。なお、上記抵抗４５の抵抗
値としてはメモリセルの保護の目的から少なくと
も1kΩ以上であることが望ましく、また膜厚の
厚いフイールド絶縁膜上に設けたポリシリコンに
よつて構成することが望ましい。上記のように抵
抗４５をフイールド絶縁膜上のポリシリコンによ
つて構成すると、消去端子４６に印加される消去
電圧は、拡散抵抗を用いた場合のようなPN接合
部分を持たないので、十分高くすることが可能に
なる。

また上記消去端子４６を設けたことにより、メ
モリセルのフローテイングゲートFG内に注入、
蓄積された電子の経年変化による減衰量を定量的
に知ることができ、これによつて各メモリセルの
データ保持特性を推定して特性の悪いビツトを予
めスクリーニングすることが可能となる。すなわ
ち、いま第９図においてフローテイグゲートFG
とコントロールゲートCGとの間の容量をＣ_FCと
し、データ書き込み後のフローテイングゲート
FGの注入電荷量を−Ｑとすると、そのメモリセ
ルのしきい電圧Ｖ_THの変化分ΔＶ_THはＱ／Ｃ_FCと
なる。一方、消去端子４６にある電圧Ｖ_Eを印加
すると、上記ΔＶ_THは（Ｑ−Ｃ_FE・Ｖ_E）／Ｃ_FC
で表わされる。ここでＣ_FEはフローテイングゲー
トFGとイレースゲートEGとの間の容量である。
見かけ上フローテイングゲートFGに蓄積されて
いる電荷量−Ｑは消去端子４６に印加する電圧Ｖ
_Eにより減少させたりこれとは逆に増加させたり
することができ、フローテイングゲートFGに蓄
積された電荷量を定量的に知ることができる。し
たがつてデータ書き込み直後の電荷量をまず測定
し、次に所定期間が経過してから再び電荷量を測
定すれば、この両測定結果から経年変化による減
衰量を定量的に予測することができる。

第１０図は上記第９図に示す実施例回路の第１
の変形例の構成図であり、前記抵抗４５と前記消
去端子４６との間に、一端が接地電位点に接続さ
れた抵抗４７の他端を接続するようにしたもので
ある。このような構成にすると、データ非消去
時、たとえばデータ読み出し時あるいは書き込み
時に消去端子４６がオープン状態になつても、抵
抗４７により各メモリセルのイレースゲートEG
は接地電位に設定されてフローテイング状態にな
ることがないので、ノイズによる誤動作の防止が
計れる。またデータ非消去時、イレースゲート
EGが接地電位に設定されるため、フローテイン
グゲートFGとイレースゲートEGとの間の前記重
なり合い部分におけるカツプリングにより、フロ
ーテイングゲートFGがより接地電位に近い電位
にバイアスされることになり、この結果、メモリ
セルのしきい電圧Ｖ_THは深くなる。

第１１図は第９図に示す実施例回路の第２の変
形例の構成図であり、上記第１０図中の抵抗４７
の代りに、前記抵抗４５と前記消去端子４６との
間に、一端が正極性の電源電圧Ｖ_CC（＋５ボル
ト）印加点に接続された抵抗４８の他端を接続す
るようにしたものである。このような構成にする
と、上記と同様、データ非消去時に消去端子４６
がオープン状態になつても、抵抗４８により各メ
モリセルのイレースゲートEGはＶ_CC電位に設定
されてフローテイング状態になることがないの
で、ノイズによる誤動作の防止が計れる。またデ
ータ非消去時、イレースゲートEGはＶ_CC電位に
設定されるため、前記と同様にフローテイングゲ
ートEGとイレースゲートEGとの間の重なり合い
部分におけるカツプリングにより、フローテイン
グゲートFGがよりＶ_CC電位に近い電位にバイア
スされることになり、この結果、メモリセルのし
きい電圧は浅くなる。

第１２図は第９図に示す実施例回路の第３の変
形例の構成図であり、第９図の回路に第１０図中
の抵抗４７と第１１図中の抵抗４８とを両方設け
るようにしたものである。このような構成にする
と、データ非消去時、イレースゲートEGは接地
電位とＶ_CC電位との間のある電位に設定されるこ
とになる。

なお、第１０図ないし第１２図の変形例回路に
おいて、メモリセルの保護効果を得るためには抵
抗４７，４８の抵抗値よりも抵抗４５の抵抗値を
大きくすることが望ましく、さらに抵抗４５，４
７，４８はすべて少なくとも1kΩ以上であるこ
とが望ましい。

また第９図ないし第１２図において、すべての
メモリセルのイレースゲートEGを共通接続し、
これを抵抗４５を介して消去端子４６に接続して
いたが、これはたとえば共通のデイジツト線４１
あるいは行選択線４３毎にメモリセルのイレース
ゲートEGを共通接続するようにしてもよい。

なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２図または第６図において第
２層目の導電体層１５，１１５の各右側端部ある
いは各左側端部のみが第１層目の導電体層１４，
１１４の少なくとも一部と重なり合つている場合
について説明したが、これは導電体層１５，１１
５の両端部や導電体層１４，１１４と重なり合う
ように構成してもよい。

以上説明したようにこの発明の半導体記憶装置
では、短時間で全ビツトのデータを消去すること
ができる。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
１の実施例の構成を示すものであり、第２図ａは
パターン平面図、第２図ｂは同図ａの−′線
に沿う構造断面図、第２図ｃは同図ａの−′
線に沿う構造断面図、第２図ｄは同図ａの−
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、第４図ａないしｅおよび第５
図ａないしｅはそれぞれ上記第２図に示す装置を
製造するための製造方法の一例を説明するための
もので、第４図ａないしｅはパターン平面図、第
５図ａないしｅは第４図ａないしｅの各−′
線に沿う断面図、第６図ａないしｃはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
２の実施例の構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図、第７図ａないしｅおよび第
８図ａないしｅはそれぞれ上記第６図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第７図ａないしｅはパターン平面図、
第８図ａないしｅは第７図ａないしｅの各−
′線に沿う断面図、第９図はこの発明の一実施
例の回路構成図、第１０図は上記実施例の第１の
変形例の回路構成図、第１１図は上記実施例の第
２の変形例の回路構成図、第１２図は上記実施例
の第３の変形例の回路構成図である。 １１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３……絶
縁膜、１８，１１８……第３層目の導電体層（コ
ントロールゲート）、１９，１１９……N⁺型半導
体層、２１……第４層目の導電体層、１２１…配
線層、２２，１２２……コンタクトホール、３
１，３２……デイジツト線、３３，３４……消去
線、３５，３６……選択線、Ｍ１，Ｍ２，Ｍ３，
Ｍ４……メモリセル、CG……コントロールゲー
ト（制御ゲート）、FG……フローテイングゲート
（浮遊ゲート）、EG……イレースゲート（消去ゲ
ート）、Ｄ……ドレイン、Ｓ……ソース、M₁₁〜
Ｍ_1M〜Ｍ_N1〜Ｍ_NM……メモリセル、４１……デイ
ジツト線、４２……列デコーダ、４３……行選択
線、４４……行デコーダ、４５，４７，４８……
抵抗、４６……消去端子。

Claims (1)

【特許請求の範囲】
1. １ １ビツトのメモリセルが、半導体基体上に絶
   縁膜を介して設けられる制御ゲート、この制御ゲ
   ートと上記基体によつて挾まれた上記絶縁膜内に
   設けられる消去ゲート、上記絶縁膜内に上記消去
   ゲートと並設されその端部が絶縁膜を介して消去
   ゲートの少なくとも一部と重なり合つている浮遊
   ゲート、ソースおよびドレインから構成され、複
   数のメモリセルがマトリクス状に配置形成された
   メモリマトリクスと、上記メモリマトリクス内の
   メモリセルの消去ゲートが接続され、データ消去
   時にデータ消去電圧が印加される消去端子と、こ
   の消去端子と上記消去ゲートとの間に挿入される
   抵抗素子とを具備したことを特徴とする半導体記
   憶装置。