JPS623994B2

JPS623994B2 -

Info

Publication number: JPS623994B2
Application number: JP17291680A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-12-08
Filing date: 1980-12-08
Publication date: 1987-01-28
Also published as: JPS5798191A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これは大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP−ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P−ROM（Electrically Erasable Ｐ−
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
集積度を持つものまでしか発表されていない。し
かしこの電気的消去型のものはパツケージとして
安価なプラスチツクが使用可能なため、製造コス
トを低くすることができるという利点をもつてい
る。

このうち第１図、1980年２月、ISSCCにおい
て発表された、１つのメモリセルを２つのトラン
ジスタで構成した従来のE²P−ROMの１つのメ
モリセル部分を示す構成図である。図において１
はデイジツト線、２は選択線、３はデータプログ
ラム線であり、デイジツト線１と接地電位点との
間には、ビツト選択用のMOSトランジスタ４と
データ記憶用でコントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ５とが直列接続されている。そして上記一方
のMOSトランジスタ４のゲートは上記選択線２
に接続され、他方のMOSトランジスタ５のコン
トロールゲートは上記データプログラム線３に接
続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは従来の欠
点を除去することができ、特に列単位で同時にデ
ータを消去することができる半導体記憶装置を提
供することにある。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリセルの構成を示すものであり、メモリ
セル４ビツト分のみが示されている。このうち第
２図ａはパターン平面図、第２図ｂは同図ａの
−′線に沿う構造断面図、第２図ｃは同図ａの
−′線に沿う構造断面図、第２図ａは同図ａ
の−′線に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２個所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目の導電体層１４に対して左側に位置している２
個所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２個所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
個所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N⁺型半導体層１９Ａが形
成され、これと同様に２個所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａによ
つて接続され、他方の導電体層２１Ｂと前記N⁺
型半導体層１９Ｂとがもう１つのコンタクトホー
ル２２Ｂによつて接続されている。そして前記
N⁺型半導体層１９ｃは基準電位点たとえば接地
電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）、N⁺型半導体層１９Ａを
ドレイン、N⁺型半導体層１９Ｃをソースとする
MOSトランジスタから構成され、さらに第２図
ｂに示す２ビツト分をみた場合、上記コントロー
ルゲートとイレースゲートはそれぞれ共通であ
り、イレースゲートに関して左右対称に構成され
た一対のMOSトランジスタから構成されてい
る。そして上記コントロールゲートは絶縁膜を介
して半導体基板１１上に設けられ、またフローテ
イングゲートとイレースゲートは上記コントロー
ルゲートと基板１１によつて挾まれた絶縁膜内に
並設された構成となつている。またイレースゲー
トはフイールド絶縁膜１３上に形成されているた
め、各フローテイングゲートとイレースゲートと
の重なり合つている部分はフイールド領域内に存
在することになる。さらに第２図ｂに示すよう
に、上記重なり合つている部分において、第２層
目の導電体層１５すなわちフローテイングゲート
が、第１層目の導電体層１４すなわちイレースゲ
ートの上部に位置し、基板１１と導電体層１４と
の間の距離が基板１１と導電体層１５との間の距
離よりも短かくなつている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層Ｍ
１４が延長されて形成された消去線、３５，３６
は前記第３層目の導電体層１８Ａ，１８Ｂが延長
されて形成された選択線である。またＭ１〜Ｍ４
はメモリセルであり、各メモリセルはコントロー
ルゲートCG、フローテイングゲートFG、イレー
スゲートEG、ドレインＤおよびソースＳから構
成され、メモリセルＭ１，Ｍ２のドレインＤは上
記一方のデイジツト線３１に、メモリセルＭ３，
Ｍ４のドレインＤは他方のデイジツト線３２に、
そしてすべてのメモリセルのソースＳは接地電位
点にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
のデータ書き込みの時、消去線３３には高電圧た
とえば＋20ボルトのパルスを印加するか、あるい
は＋５ボルト、０ボルトの直流電圧を印加しても
よいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（た
とえば＋５ボルト）が印加される。この高レベル
信号が印加された時、しきい電圧Ｖ_THが低くけれ
ば、このメモリセルＭ１はオンし、一方のデイジ
ツト線３１からメモリセルＭ１を通り接地電位点
に向つて電流が流れる。一方、上記高レベル信号
が印加された時、しきい電圧Ｖ_THが高ければ、こ
のメモリセルＭ１はオフとなり電流は流れない。
この時、メモリセルＭ１を介して電流が流れる状
態を論理“１”レベル、電流が流れない状態を論
理“０”レベルとすれば、この装置は記憶装置と
して使用することができる。またフローテイング
ゲートFGは前記したように、その周囲を絶縁膜
によつて取り囲こまれ他とは絶縁分離されている
ので、ここにいつたん注入された電子は通常の使
用状態においては外に逃げることができず、した
がつてデータ不揮発性の記憶装置として使用する
ことができる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に抵い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および続み出しを単
一極性の電源で行なうことができる。すなわ
ち、たとえば書き込み時には＋20ボルト、消去
時には＋40ボルト、続み出し時には＋５ボルト
の正極性の電源があればよく、また＋５ボルト
の電圧から昇圧回路によつて＋20ボルト、＋40
ボルトを得るようにすれば電源は＋５ボルトの
一つで済ませることもできる。したがつて印刷
配線板等に実装した状態でデータの書き込み、
消去および続み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第４図ａないしｅに示す
パターン平面図および第５図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第４図ａおよび第５図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１の表面
に光触刻法により絶縁膜を1Mｍ成長させてフイ
ード絶縁膜１３，１３′を形成し、さらに第４図
ａ中の斜線を付した領域にＰあるいはAsをイン
プランテーシヨン法あるいは拡散法によつて拡散
し、Ｎ型半導体層１９C′を形成する。上記拡散
終了後、上記フイールド絶縁膜１３，１３′形成
領域以外の領域の基板１１表面を露出させ後、こ
こに熱酸化法によつて1000Å〜2000Åと比較的膜
厚の薄い酸化膜を形成して、前記ゲート絶縁膜１
２を形成する。次に基板１１の全体に6000Åの厚
みのポリシリコンを成長させ、これにＰあるいは
Asをドーピングした後、光触刻法によつて第４
図ｂの実線領域に第１層目の導電体層１４を形成
する。ここで隣り合うフイールド絶縁膜１３′上
には上記第１層目の導電体層１４を形成していな
い例を示しているが、これは必要に応じて形成し
てもよい。次に上記第１層目の導電体層形成後、
第４図ｃおよび第５図ｃに示すように、熱酸化法
によつて500Åの厚さの絶縁膜１６を成長させ、
さらにこれに続いてCVD法により5000Åの厚さ
のポリシリコン膜を成長させ、これを光触刻法を
適用してフローテイングゲートとしての第２層目
の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄを形
成する。ここで第５図ｃには、図から明らかなよ
うに、フローテイングゲートとなる導電体層１５
ａ，１５ｂのフイールド絶縁膜１３上に延在する
一方側の端部のみが絶縁膜１６を介して第１層目
の導電体層１４と少なくとも一部が重なり合う例
を示した。そして導電体層１５ａ，１５ｂの他端
については導電体層１４と重なり合つていない。
フローテイングゲート形成後、第４図ａおよび第
５図ｄに示すように、熱酸化法によつて1000〜
2000Åの厚さの絶縁膜１７を形成し、その上にポ
リシリコンを推積形成し、これに光触刻法を適用
してコントロールゲートとなる第３層目の導電体
層１８Ａ，１８Ｂを形成すると同時に第２層目の
導電体層１５ａ，１５ｂ，１５ｃ，１５ｄをセル
フアラインにより形成する。次に第４図ｅ中の斜
線を付した領域にＰあるいはAsを拡散してN⁺型
半導体層１９Ａ，１９Ｂ，１９Ｃを形成する。さ
らに第４図ｅおよび第５図ｅに示すように、基板
１１全体に絶縁膜２０およびAl膜を連続して推
積形成し、このAl膜に光触刻法を適用して第４
層目の導電体層２１Ａ，２１Ｂを形成すると共
に、コンタクト部分２２Ａ，２２Ｂによつて上記
N⁺型半導体層１９Ａ，１９Ｂそれぞれと接続す
ることによりこの半導体記憶装置は完成する。

第６図ａないしｃはこの発明の第２の実施例の
メモリセルの構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、それら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂ
が、同様に２箇所のゲート絶縁膜１１２ｃと１１
２ｅとの間の基板１１１の表面領域にはN⁺型半
導体層１１９ｃが形成されている。さらに各ゲー
ト絶縁膜１１２ａ〜１１２ｅに対して、上記N⁺
型半導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側
とは反対側の基板１１１の表面領域には、連続し
たN⁺型半導体層１１９Ｄが形成されている。ま
た上記第３層目の導電体層１１８Ａ，１１８Ｂ上
には絶縁膜１２０を介してAlからなる配線層１
２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成さ
れていて、このうち１つの配線層１２１Ａと前記
N⁺型半導体層１１９Ａとがコンタクトホール１
２２Ａによつて接続され、配線層１２１ＢとN⁺
型半導体層１１９Ｂとがコンタクトホール１２２
Ｂによつて接続され、配線層１２１Ｃと前記第１
層目の導電体層１１４とがコンタクトホール１２
２Ｃによつて接続され、また配線層１２１Ｄと
N⁺型半導体層１１９Ｃとがコンタクトホール１
２２Ｄによつて接続されている。そして前記N⁺
型半導体層１１９Ｄは基準電位点たとえば接地電
位点に接続されている。

また第６図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２層目の導電体層１１５をフローテイングゲー
ト（浮遊ゲート）、第３層目の導電体層１１８を
コントロールゲート（制御ゲート）、第１層目の
導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型半
導体層１１９ＤをソースとするMOSトランジス
タから構成され、さらに第６図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１１
上に設けられ、またフローテイングゲートとイレ
ースゲートは上記コントロールゲートと基板１１
１によつて挾まれた絶縁膜内に並設された構成と
なつている。またイレースゲートはフイールド絶
縁膜１１３上に形成されているため、各フローテ
イングゲートとイレースゲートとの重なり合つて
いる部分はフイールド領域内に存在することにな
る。さらに第６図ｂに示すように、上記重なり合
つている部分において、第２層目の導電体層１１
５すなわちフローテイングゲートが、第１層目の
導電体層１１４すなわちイレースゲートの上記に
位置し、基板１１１と導電体層１１４との間の距
離が基板１１１と導電体層１１５との間の距離よ
りも短かくなつている。また第６図ａから明らか
なように、前記第１層目の導電体層１１４は４ビ
ツトのメモリセルに対して１箇所だけ設けられ、
この各１箇所の導電体層１１４は１箇所のコンタ
クトホール１２２Ｃで前記配線層１２１Ｃと接続
されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例の半導体記憶装置では前記実施
例装置のもつ〜の効果の他に、次の〜の
効果も得ることができる。

イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたので、こ
の消去線と基板との間の絶縁膜の厚さを比較的
厚くすることができ、したがつて消去線に高い
電圧を印加してもリークが発生することはな
い。

イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリセル４ビツトに
１箇所設ければよいので、１ビツト当りのコン
タクト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第７図ａおよび第８図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１１の表
面に光触刻法により絶縁膜を１μｍ成長させてフ
イールド絶縁膜１１３，１１３′を形成する。な
おこのとき、フイールド絶縁膜１１３，１１３′
間には膜厚の薄い絶縁膜１２３が形成されてい
る。次に基板１１１の全面に6000Åの厚みにポリ
シリコンを成長させ、これにＰあるいはAsをド
ーピングした後、光触刻法によつて第７図ｂ中実
線で示すように上記１箇所のフイールド絶縁膜１
１３上に第１層目の導電体層１１４を形成する。
ここで隣り合うフイールド絶縁膜１１３′上には
上記導電体層１１４を形成していない例を示して
いるが、これは必要に応じて形成してもよい。次
に第１層目の導電体層１１４形成後、第７図ｃお
よび第８図ｃに示すように熱酸化法によつて500
Åの厚さの酸化膜を成長させて前記ゲート絶縁膜
１１２ａ〜１１２ｆおよび絶縁膜１１６を形成
し、さらにこれに続いてCVD法により5000Åの
厚さにポリシリコンを成長させ、これを光触刻法
を適用してフローテイングゲートとしての第２層
目の導電体層１１５ａ〜１１５ｆを形成する。こ
こで第８図ｃには、図から明らかなように、フロ
ーテイングゲートとなる導電体層１１５ｂ，１１
５ｃのフイールド絶縁膜１１３上に延在する一方
側の端部のみが絶縁膜１１６を介して第１層目の
導電体層１１４と少なくとも一部が重なり合う例
を示した。そして導電体層１１５ｂ，１１５ｃの
他端については導電体層１１４と重なり合つてい
ない。フローテイングゲート形成後は、第７図ｄ
および第８図ｄに示すように、熱酸化法によつて
1000Å〜2000Åの厚さの絶縁膜１１７を形成し、
その上にポリシリコンを推積形成し、これに光触
刻法を適用してコントロールゲートとなる第３層
目の導電体層１１８Ａ，１１８Ｂを形成すると同
時に第２層目の導電体層１１５ａ〜１１５ｆをセ
ルフアラインにより形成する。次に第７図ｅ中の
斜線を付した領域にＰあるいはAsを拡散してド
レインとなるN⁺型半導体層１１９Ａ，１１９
Ｂ，１１９ＣおよびソースとなるN⁺型半導体層
１１９Ｄそれぞれを形成する。さらに第７図ｅお
よび第８図ｅに示すように、基板１１１全体に絶
縁膜１２０およびAl膜を連続して推積形成し、
このAl膜に光触刻法を適用して配線層１２１
Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成する。
なおこのとき予めコンタクトホール１２２Ａ，１
２２Ｂ，１２２Ｃ，１２２Ｄを開るししておき、
コンタクトホール１２２Ａ，１２２Ｂ，１２２Ｄ
それぞれによつてN⁺型半導体層１１９Ａ，１１
９Ｂ，１１９Ｃと配線層１２１Ａ，１２１Ｂ，１
２１Ｄそれぞれを、コンタクトホール１２２Ｃに
よつて第１層目の導電体層１１４と配線層１２１
Ｃとを接続することによりこの半導体記憶装置は
完成する。

第９図はこの発明に係る半導体記憶装置の一実
施例を示すもので、前記第２図または第６図に示
す半導体記憶装置を用いてＭ×Ｎビツトの半導体
記憶装置を構成したものである。図において
M₁₁，………Ｍ_1M，………Ｍ_N1，………Ｍ_NMは、
列方向にＭ個および行方向にＮ個マトリクス状に
配置形成された各１ビツトのメモリセルであり、
これら各メモリセルは前記と同様にコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
される。そして同一列に配置された各Ｍ個のメモ
リセルのドレインＤは、Ｎ本の各デイジツト線４
１_１〜４１_Nそれぞれに共通接続されている。ま
た上記Ｎ本のデイジツト線４１_１〜４１_Nは、列
アドレスが入力されデータ読み出し時あるいはデ
ータ書き込み時にその列アドレスに応じて１つの
出力端を選択しこの選択した出力端のみから高レ
ベル信号、たとえば＋５、＋20ボルトを出力し、
選択しない出力端すべてから低レベル信号、たと
えば０ボルトを出力する列デコーダ４２の出力端
に接続されている。さらに同一行に配置された各
Ｎ個のメモリセルのコントロールゲートCGは、
Ｍ本の各行選択線４３_１〜４３_Mそれぞれに共通
接続されている。上記Ｍ本の行選択線４３_１……
…４３_Mは、行アドレスが入力されデータ読み出
し時あるいはデータ書き込み時にその行アドレス
に応じて１つの出力端を選択しこの選択した出力
端のみかな高レベル信号を出力し、選択しない出
力端すべてから低レベル信号を出力する行デコー
ダ４４の出力端に接続されている。

また同一列に配置された各Ｍ個のメモリセルの
イレースゲートEGは、Ｎ本の各消去線５０_１〜
５０_Nそれぞれに共通接続されている。上記Ｎ本
の消去線５０_１〜５０_Nそれぞれはエンハンスメ
ント型でｎチヤネルの各MOSトランジスタ７１
_１〜７１_Nを介して電圧昇圧回路５１の昇圧電圧
出力端に共通接続されるとともに、各MOSトラ
ンジスタ７１_１〜７１_Nのゲートは消去デコーダ
７２の出力端に接続されている。さらにすべての
メモリセルのソースＳは共通接続され、これが接
地電位点に接続されている。

上記電圧昇圧回路５１は、前記データ書き込み
時に使用される＋20ボルトの電圧Ｖ_ppあるいは＋
５ボルトの電圧Ｖ_ccのいずれか一方の電圧を、デ
ータ消去制御信号Ｅが高レベルとなつている期
間、すなわちデータ消去期間にのみ昇圧して、前
記＋40ボルトのデータ消去電圧を出力するように
なつている。また上記消去デコーダ７２は、消去
列選択アドレスが入力され、さらにデータ消去制
御信号Ｅが高レベルとなつている期間にのみ、そ
の消去列選択アドレスに応じて１つの出力端を選
択しこの選択した出力端のみから高レベル信号、
たとえば＋42〜＋45ボルトを出力し、選択しない
出力端すべてから低レベル信号、たとえば０ボル
トを出力するようになつている。

このような構成でなる記憶装置では、データ消
去時にデータ消去制御信号Ｅが高レベルになる
と、＋５ボルトの電圧Ｖ_ccあるいは＋20ボルトの
電圧Ｖ_ppが電圧昇圧回路５１によつて昇圧され、
＋40ボルトのデータ消去電圧がその昇圧電圧出力
端から出力される。一方、信号Ｅが高レベルとな
つている期間に消去デコーダ７２が作動してその
１つの出力端から高レベル信号を出力する。いま
消去デコーダ７２が、MOSトランジスタ７１_１
のゲートに接続された出力端から高レベル信号を
出力すれば、このMOSトランジスタ７１_１のみ
がオンして、上記＋40ボルトのデータ消去電圧が
１本の消去線５０_１のみに印加されることにな
る。したがつてこのとき、第１列目のＭ個のメモ
リセルのデータが、一度に消去されることにな
る。また消去デコーダ７２の出力により消去する
列の選択が行なわれる。なお、データ消去時には
すべてのデイジツト線４１_１〜４１_Nおよびすべ
ての行選択線４３_１〜４３_Mは低レベルになつて
いる。また、電圧昇圧回路を設ける代りに消去端
子を設け、外部からデータ消去電圧を与えるよう
にしてもよい。

このように上記実施例では、同一列毎にイレー
スゲートEGを共通接続したことにより、各列毎
にメモリセルのデータの消去を行なうことが可能
となる。これは紫外線法去型のものでは不可能で
ある。また消去デコーダ７２はデータ消去時にの
み作動しこれ以外の期間は作動しないため、ここ
での電力消費量は少ない。

第１０図はこの発明の第２の実施例を示すもの
で、前記実施例と同様にＭ×Ｎビツトの半導体記
憶装置において、同一列に配置されている各Ｍ個
のメモリセル毎にデータを消去可能としたもので
ある。第１０図において第９図と異なつていると
ころは、前記消去デコーダ７２でＮ本の消去線５
０_１〜５０_Nを選択する代りに、列デコーダ４２
の出力を用いて選択するようにしたものである。
すなわち、デイジツト線４１_１〜４１_Nはエンハ
ンスメント型でｎチヤネルの各MOSトランジス
タ７３_１〜７３_Nを介して列デコーダ４２の出力
端に接続され、これらMOSトランジスタ７３_１
〜７３_Nのゲートには並列的に前記データ消去制
御信号Ｅの反転信号が与えられる。また４６は
＋40ボルトのデータ消去電圧が印加される消去端
子であり、Ｎ本の各消去線５０_１〜５０_Nは各抵
抗７４_１〜７４_Nを介して上記消去端子４６に接
続される。さらにＮ本の各消去線５０₁₁〜５０_N
と接地電位点との間にはエンハンスメント型でｎ
チヤネルの各MOSトランジスタ７５_１〜７５_Nが
挿入され、これら各MOSトランジスタ７５_１〜
７５_Nのゲートには、列デコーダ４２の出力を反
転する各インバータ７６_１〜７６_Nの出力が与え
られる。

このような構成においてデータ非消去時、たと
えばデータ読み出し時あるいは書き込み時には、
信号が高レルとなつてMOSトランジスタ７３
_１〜７３_Nはすべてオンする。したがつてこのと
き、列デコーダ４２の出力は上記各MOSトラン
ジスタ７３_１〜７３_Nを介してデイジツト線４１
_１〜４１_Nそれぞれに与えられ、データの読み出
しあるいは書き込みが可能になる。一方、データ
消去時には信号が低レベルとなつて、MOSト
ランジスタ７３_１〜７３_Nはすべてオフする。し
たがつてこのとき、列デコーダ４２の出力はデイ
ジツト線４１_１〜４１_Nには与えられない。また
列デコーダ４２の出力端のうち選択された出力端
に接続されているインバータ７６の出力のみが低
レベルとなる。そこでいまインバータ７６_１の出
力が低レベルになつているものとすれば、消去線
５０_１に接続されたMOSトランジスタ７５_１の
みがオフ、他のMOSトランジスタ７５_２〜７５_N
はすべてオンになる。したがつてこのとき、消去
端子４６に＋40ボルトのデータ消去電圧を印加す
れば、このデータ消去電圧は抵抗７４_１を介して
１本の消去線５０_１にのみ与えられる。またこの
とき、消去線５０_１以外の消去線５０_２〜５０_N
は各MOSトランジスタ７５_２〜７５_Nによつて接
地電位に設定されるが、消去端子４６と各消去線
５０_２〜５０_Nとの間には各抵抗７４_２〜７４_Nが
挿入されているので、消去端子４６が接地電位に
落ちることはない。したがつて、第１列目のＭ個
のメモリセルのデータが、一度に消去されること
になる。また列デコーダ４２の出力によつてデー
タの消去が行なわれる列が選択される。

第１１図はこの発明の第３の実施例を示すもの
で、前記第９図または第１０図に示す実施例と同
様に、Ｍ×Ｎビツトの半導体記憶装置において、
同一列に配置されている各Ｍ個のメモリセル毎に
データを消去可能としたものである。第１１図に
おいて第１０図と異なつているところは、前記各
消去線５０_１〜５０_Nと接地電位点との間に挿入
された各MOSトランジスタ７５_１〜７５_Nによつ
て消去線５０を選択する代りに、消去端子４６と
各消去線５０_１〜５０_Nとの間にエンハンスメン
ト型でｎチヤネルの各MOSトランジスタ７７_１
〜７７_Nを挿入し、これらのMOSトランジスタ７
７_１〜７７_Nで消去線５０の選択を行なうように
したものである。そして上記各MOSトランジス
タ７７_１〜７７_Nのゲートには、列デコーダ４２
の各出力端の高レベル時出力をたとえば＋45ボル
トに昇圧する各電圧昇圧回路７８_１〜７８_Nの昇
圧電圧出力端が接続される。

このような構成においてデータ書き込み時およ
び読み出し時には、第１０図に示す実施例回路と
同様、MOSトランジスタ７３_１〜７３_Nはすべて
オンするため、列デコーダ４２の出力はデイジツ
ト線４１_１〜４１_Nに与えられてデータの読み出
しあるいは書き込みが可能になる。一方、データ
消去時も前記と同様、MOSトランジスタ７３_１
〜７３_Nはすべてオフし、列デコーダ４２の出力
はデイジツト線４１_１〜４１_Nに与えられない。
このとき、列デコーダ４２の出力端のうち選択さ
れた出力端に接続されている電圧昇圧回路７８の
出力のみが＋45ボルトとなる。そこでいま電圧昇
圧回路７８_１の出力が＋45ボルトになつているも
のとすれば、消去線５０_１に接続されたMOSト
ランジスタ７７_１のみがオン、他のMOSトラン
ジスタ７７_２〜７７_Nはすべてオフになる。した
がつてこのとき、消去端子４６に＋40ボルトのデ
ータ消去電圧を印加すれば、このデータ消去電圧
はオンしているMOSトランジスタ７７_１を介し
て１本の消去線５０_１のみに与えられる。したが
つて第１列目のＭ個のメモリセルのデータが一度
に消去されるようになる。

第１２図は上記第１１図で用いられる電圧昇圧
回路７８の具体的な構成の一例を示すものであ
る。この回路はすべてエンハンスメント型でｎチ
ヤネルのMOSトランジスタとコンデンサによつ
て構成されたブートストラツプを利用した昇圧回
路であり、出力としてたとえば＋45ボルトが得ら
れる。

なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２図または第６図において第
２層目の導電体層１５，１１５の各右側端部ある
いは各左側端部のみが第１層目の導電体層１４，
１１４の少なくとも一部と重なり合つている場合
について説明したが、これは導電体層１５，１１
５の両端部が導電体層１４，１１４と重なり合う
ように構成してもよい。

以上説明したようにこの発明の半導体記憶装置
は、列単位で同時にデータを消去することができ
る。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
１の実施例の構成を示すものであり、第２図ａは
パターン平面図、第２図ｂは同図ａの−′線
に沿う構造断面図、第２図ｃは同図ａの−′
線に沿う構造断面図、第２図ｄは同図ａの−
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、４図ａないしｅおよび第５図
ａないしｅはそれぞれ上記第２図に示す装置を製
造するための製造方法の一例を説明するためのも
ので、第４図ａないしｅはパターン平面図、第５
図ａないしｅは第４図ａないしｅの各−′線
に沿う断面図、第６図ａないしｃはこの発明に係
る半導体記憶装置で用いられるメモリセルの第２
の実施例の構成を示すものであり、第６図ａはパ
ターン平面図、第６図ｂは同図ａの−′線に
沿う構造断面図、第６図ｃは同図ａの−′線
に沿う構造断面図、第７図ａないしｅおよび第８
図ａないしｅはそれぞれ上記第６図に示す装置を
製造するための製造方法の一例を説明するための
もので、第７図ａないしｅはパターン平面図、第
８図ａないしｅは第７図ａないしｅの各−′
線に沿う断面図、第９図はこの発明の第１の実施
例の構成図、第１０図はこの発明の第２の施施例
の構成図、第１１図はこの発明の第３の実施例の
構成図、第１２図は上記第３の実施例の一部の具
体図である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３……絶
縁膜、１８，１１８……第３層目の導電体層（コ
ントロールゲート）、１９，１１９……N⁺型半導
体層、２１……第４層目の導電体層、１２１……
配線層、２２，１２２……コンタクトホール、３
１，３２……デイジツト線、３３，３４……消去
線、３５，３６……選択線、Ｍ１，Ｍ２，Ｍ３，
Ｍ４……メモリセル、CG……コントロールゲー
ト（制御ゲート）、FG……フローテイングゲート
（浮遊ゲート）、EG……イレースゲート（消去ゲ
ート）、Ｄ……ドレイン、Ｓ……ソース、M₁₁〜
Ｍ_1M〜Ｍ_N1〜Ｍ_NM……メモリセル、４１……デイ
ジツト線、４２……列デコーダ、４３……行選択
線、４４……行デコーダ、４５，４７，４８……
抵抗、４６……消去端子、５０……消去線、５
１，７８……電圧昇圧回路、７２……消去デコー
ダ、７４……抵抗、７６……インバータ。

Claims

【特許請求の範囲】

１１ビツトのメモリセルが、半導体基体上に絶
縁膜を介して設けられる制御ゲート、この制御ゲ
ートと上記基体によつて挾まれた上記絶縁膜内に
設けられる消去ゲート、上記絶縁膜内に上記消去
ゲートと並設されその端部が絶縁膜を介して消去
ゲートの少なくとも一部と重なり合つている浮遊
ゲート、ソースおよびドレインから構成され、複
数のメモリセルが行方向および列方向にマトリク
ス状に配置形成されかつ同一列に配置された複数
のメモリセルの消去ゲートが共通接続されたメモ
リマトリクスと、上記各列のメモリセル毎に設け
られ、列選択時に選択された１つの列の各メモリ
セルの消去ゲートにデータ消去電圧を印加する手
段とを具備したことを特徴とする半導体記憶装
置。