KR100379553B1 - 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법 - Google Patents

플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법 Download PDF

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Abstract

오버-이레이저(over-erase) 및 디스터브(disturb) 문제를 개선하고 비트당 셀 면적이 작은 고신뢰성, 고집적의 플래쉬 메모리 셀 어레이 및 이를 이용한 데이터 프로그램 방법 및 소거방법에 대한 것으로써, 이와 같은 목적을 달성하기 위한 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램방법은 선택 트랜지스터와 메모리 트랜지스터가 직렬연결된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들과, 상기 각 단위셀의 선택 트랜지스터의 게이트에 접속된 복수개의 선택라인들과, 각 단위셀의 메모리 트랜지스터의 게이트에 접속된 복수개의 워드라인들과, 상기 각 단위셀의 드레인에 각각 접속된 복수개의 비트라인들, 상기 각 단위셀의 소오스에 공통 접속된 공통 소오스라인, 상기 각 플래쉬 메모리 셀들의 하부에 형성된 P웰 및 N웰에 있어서, 상기 복수개의 플래쉬 메모리 셀을 N비트의 데이타(2N의 레벨)로 프로그램하기 전에 상기 선택 트랜지스터들의 문턱전압을 초기문턱레벨(VT,ref)을 갖도록 설정하는 단계, 상기 복수개의 플래쉬 메모리 셀중 프로그램하기 위한 셀을 선택하는 단계, 상기 선택된 플래쉬 메모리 셀의 상기 메모리 트랜지스터가 N비트의 데이타(2N의 레벨) 중 일정 데이타값(레벨)으로 프로그램되도록 상기 선택 트랜지스터들에 상기 N비트에 대응되는 문턱전압값을 설정하는 단계를 포함함을 특징으로 한다.

Description

플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터 프로그램방법 및 소거방법{A ARRAY OF FLASH MEMORY CELL AND METHOD FOR PROGRAMMING OF DATA THEREBY AND METHOD FOR ERASED OF DATA THEREBY}
본 발명은 반도체 메모리 소자에 대한 것으로, 특히 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터 프로그램방법 및 소거방법에 관한 것이다.
기능적으로 가장 이상적인 메모리 소자는 사용자가 임의로 전기적인 방법에 의해 기억상태를 스위칭함으로서 용이하게 프로그래밍할 수 있으며 전원이 제거되어도 메모리 상태를 그래도 유지할 수 있는 비휘발성의 반도체 메모리 소자이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리(Non-Volatile Semiconductor Memories:NVSM)는 크게 플로팅게이트 계열과 두종류 이상의 유전막이 2중, 3중으로 적층된 MIS(Metal-Insulator-Semiconductor) 계열로 구분한다.
플로팅 게이트 계열은 전위 우물(potential well)을 이용하여 메모리 특성을 구현하며, 현재 플래쉬 EEPROM으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩을 이용하여 메모리 기능을 수행한다.
현재, 풀-피처드(Full-featured) EEPROM(Electrically Erasable Programmable ROM)으로 주로 응용되고 있는 MONOS/SONOS(Metal/polysilicon-Oxide-Nitride-Oxide-Semicondector) 구조가 대표적인 예이다.
이후에 첨부 도면을 참조하여 종래 MIS 계열과 플로팅 게이트 계열의 플래쉬 메모리 셀 및 그를 이용한 데이터 프로그램방법 및 소거방법에 대하여 설명한다.
도 1은 종래의 MIS 계열의 비휘발성 반도체 메모리소자 중 MONOS/SONOS 메모리 소자의 구조단면도 이다.
도 1에 도시한 바와 같이 P형 반도체 기판(11)상의 일영역에 제 1 산화막(12), 질화막(13), 제 2 산화막(14), 게이트전극(15)이 차례로 적층되고, 상기 적층된 구조체 양측의 반도체기판(11) 표면내에는 소오스영역(16)과 드레인영역(17)이 형성되어 있다.
여기서 상기 제 1 산화막(12)은 터널링 산화막으로 이용되고, 제 2 산화막(14)은 블로킹 산화막으로 이용된다.
도 2는 종래의 부유게이트 계열의 비휘발성 반도체 메모리소자 중 ETOX 구조를 갖는 메모리소자의 구조단면도 이다.
도 2에 도시된 바와 같이, p형 반도체 기판(21)상의 일정영역에 터널링 산화막(22), 플로팅게이트(23), 유전체막(24), 컨트롤게이트(25)가 차례로 적층되어 형성되어 있고, 상기 적층된 구조체 양측의 반도체 기판(21) 표면내에는 소오스 영역(26)과 드레인 영역(27)이 형성되어 있다.
여기서 상기 터널링산화막(22)과 유전체막(24) 사이에 형성되는 플로팅게이트(23)는 전기적으로 고립되고, 상기 플로팅게이트(23)위의 유전체막(24)상에 형성된 컨트롤게이트(25)는 충분히 큰 전압을 인가하여 기억상태를 스위칭하는 역할을 한다.
그리고 상기 컨트롤게이트(25)와 플로팅게이트(23) 사이에 존재하는 유전체막(24)은 IPD(Inter Polysilicon Dielectric)이고, 상기 반도체기판(21)상에 형성된 산화막은 터널링산화막(22)이다.
상기와 같은 종래의 ETOX 구조를 갖는 메모리 셀을 플래쉬 EEPROM으로 응용할 때는 1-트랜지스터 1-셀(1-transistor per 1-cell) 형과 2-트랜지스터 1-셀(2-transistor per 1-cell) 형의 두 가지가 있다.
상기 1-트랜지스터 1-셀 형은 단위 셀 면적이 작아 고집적화에 용이하고, 프로그램 메카니즘(program mechanism)이 CHE(Channel Hot Electron) 방식임으로 프로그램 스피드(Speed)가 빠르다. 그러나 오버-에리어(over-areas) 및 디스터브(disturb)로 인한 신뢰성 저하가 가장 큰 문제이다.
상기의 오버-이레이저(over-erase) 및 디스터브(disturb) 문제를 극복하기 위한 방안이 2-트랜지스터와 1-셀 형을 갖는 플래쉬 메모리 셀이다.
도 3은 종래의 1셀당 2개의 트랜지스터(2-transistor per 1-cell)를 구비한 플래쉬 메모리 셀의 구조단면도 이다.
도 3에 도시된 바와 같이, 반도체 기판(31)상에 일정한 간격을 갖도록 MOS 트랜지스터(30a)와 ETOX 메모리 셀(30b)을 직렬로 연결하여 구성한다.
여기서 상기 MOS 트랜지스터(30a)는 셀렉트 트랜지스터(Select transistor)로, ETOX 메모리 셀(30b)은 메모리 트랜지스터(memory transistor)로 이용한다.
상기와 같은 구조를 갖는 종래의 플래쉬 메모리 셀의 제조공정은 반도체 기판(31)위에 제 1 산화막(32)을 형성하고, 상기 제 1 산화막(32)상에 폴리 실리콘층을 CVD법으로 형성하며, 상기 폴리 실리콘층을 포토 및 식각공정을 통하여 부유 게이트(33)를 형성한다.
이어, 반도체 기판(31)상에 제 2 산화막(34)을 동시에 형성하고, 상기 제 2 산화막(34)상에 제 2 폴리 실리콘층을 형성한 후 포토 및 식각공정을 통하여 MOS 트랜지스터의 게이트 전극(35a)과 ETOX 메모리 셀의 컨트롤 게이트(35b)를 동시에 형성한다.
그리고 상기 MOS 트랜지스터의 게이트 전극(35a)과 ETOX 메모리 셀의 컨트롤게이트(35b)를 마스크로 이용하여 전면에 불순물 이온을 주입하여 반도체 기판(31)의 표면내에 소오스 영역(36)과 드레인 영역(37)을 형성함으로서 동일 반도체 기판(31)상에 MOS 트랜지스터(30a)와 ETOX 메모리 셀(30b)을 직렬로 형성하는 것이다.
다음에 도 3의 구성을 단위셀로 하는 셀 어레이를 이용한 데이터 프로그램방법 및 소거방법에 대하여 설명한다.
도 4는 도 3의 구조를 갖는 종래의 플래쉬 메모리 셀의 동작전압을 나타낸 테이블이다.
먼저 복수개의 플래쉬 메모리 셀중 프로그램할 단위셀을 선택한다.
이후에 선택된 플래쉬 메모리 셀의 워드라인에는 -8V를 인가하고, 선택라인에는 8V를 인가하고, 소오스에는 하이 임피던스(HiZ)를 가하고, 드레인에는 8V를 인가하고, P웰에는 0V를 인가하고, N웰에는 3.3V를 인가한다.
이와 같이 프로그램 동작을 진행함과 동시에 선택된 플래쉬 메모리 셀의 워드라인 및 선택라인의 신호를 받아 동작하는 다른 플래쉬 메모리 셀은 프로그램이 진행되지 않도록 하기 위해서 드레인 즉 비트라인에 0V를 인가한다.
이를 프로그램 금지한다(Program Inhibit)고 하고 이를 프로그램 금지영역이라고 한다.
그리고 선택된 플래쉬 메모리 셀의 워드라인 및 선택라인의 신호를 받지 않는 나머지 플래쉬 메모리 셀의 워드라인들과 선택라인들에는 0V의 전압을 인가한다.
다음에 소거 방법은 모든 워드라인에 8V를 인가하고, 모든 선택라인에 0V를 인가하고, 소오스에는 -8V를 인가하고, 드레인(비트라인)에는 하이 임피던스(HiZ)를 인가하고, P웰에는 0V를 인가하고, N웰에는 3.3V를 인가한다.
그리고 리드동작은 선택된 셀의 워드라인과 선택라인과 N웰에 각각 3.3V를 인가하고, 소오스와 P웰에 0V, 드레인(비트라인)에 1.5V를 인가하여 진행한다.
상기와 같은 종래 플래쉬 메모리 셀 및 그를 이용한 데이터 프로그램방법 및 소거방법은 다음과 같은 문제가 있다.
첫째, 1-트랜지스터 1-셀 형의 플래쉬 메모리 셀은 오버-이레이저(over-erase) 및 디스터브(disturb) 등과 같은 신뢰성 저하 및 이를 해결하기 위한 부가의 회로 삽입으로 인해 셀 효율이 떨어지고 설계가 복잡하다.
둘째, 2-트랜지스터 1-셀 형의 플래쉬 메모리 셀은 비트당 셀 면적이 크기 때문에 고집적화가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 오버-이레이저(over-erase) 및 디스터브(disturb) 문제를 개선하고 비트당 셀 면적이 작은 고신뢰성, 고집적의 플래쉬 메모리 셀 어레이를 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 상기 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 및 소거방법을 제공하는데 있다.
도 1은 종래의 MIS 계열의 비휘발성 반도체 메모리소자 중 MONOS/SONOS 메모리 소자의 구조단면도
도 2는 종래의 부유게이트 계열의 비휘발성 반도체 메모리소자 중 ETOX 구조를 갖는 메모리소자의 구조단면도
도 3은 종래의 1셀당 2개의 트랜지스터(2-transistor per 1-cell)를 구비한 플래쉬 메모리 셀의 구조단면도
도 4는 도 3의 구조를 갖는 종래의 플래쉬 메모리 셀의 동작전압을 나타낸 테이블
도 5는 본 발명의 프로그램 방법 및 소거방법을 적용하기 위한 멀티 레벨 플래쉬 메모리 셀의 구조단면도
도 6은 도 5를 단위셀로 하는 본 발명의 멀티 레벨 플래쉬 메모리 셀의 어레이도
도 7은 본 발명의 실시예에 따른 멀티 레벨 플래쉬 메모리 셀의 문턱전압 분포를 나타낸 도면
도 8은 본 발명의 실시예에 따른 멀티 레벨 플래쉬 메모리 셀의 초기 프로그램 방법을 나타낸 플로우 챠트
도 9는 본 발명의 실시예에 따른 멀티 레벨 플래쉬 메모리 셀의 동작전압을 나타낸 테이블
도면의 주요 부분에 대한 부호의 설명
51 : 반도체기판 52,56 : 게이트산화막
53 : 게이트전극 54 : 터널링 산화막
55 : 플로팅게이트 57 : 컨트롤게이트
58a,58b,58c : 불순물영역
상기와 같은 목적을 달성하기 위한 본 발명 플래쉬 메모리 셀의 어레이는 SONOS 구조의 선택 트랜지스터와 ETOX 구조의 메모리 트랜지스터가 직렬연결되어 구성된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들, 상기 각 단위셀의 상기 선택 트랜지스터와 상기 메모리 트랜지스터에 각각 구동신호를 인가하기 위해 평행하게 배열되는 복수개의 선택라인들과 복수개의 워드라인들, 각 동일 행내에서 인접하고 있는 상기 메모리 트랜지스터의 사이에서 각각 콘택되며 상기 선택라인에 수직한 방향으로 배열된 복수개의 비트라인들, 각 행에서 인접하고 있는 상기 선택 트랜지스터의 사이에서 각각 콘택되는 공통 소오스라인을 포함함을 특징으로 한다.
상기의 구성을 갖는 본 발명 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램방법은 선택 트랜지스터와 메모리 트랜지스터가 직렬연결된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들과, 상기 각 단위셀의 선택 트랜지스터의 게이트에 접속된 복수개의 선택라인들과, 각 단위셀의 메모리 트랜지스터의 게이트에 접속된 복수개의 워드라인들과, 상기 각 단위셀의 드레인에 각각 접속된 복수개의 비트라인들, 상기 각 단위셀의 소오스에 공통 접속된 공통 소오스라인, 상기 각 플래쉬 메모리 셀들의 하부에 형성된 P웰 및 N웰에 있어서, 상기 복수개의 플래쉬 메모리 셀을 N비트의 데이타(2N의 레벨)로 프로그램하기 전에 상기 선택 트랜지스터들의 문턱전압을 초기문턱레벨(VT,ref)을 갖도록 설정하는 단계, 상기 복수개의 플래쉬 메모리 셀중 프로그램하기 위한 셀을 선택하는 단계, 상기 선택된 플래쉬 메모리 셀의 상기 메모리 트랜지스터가 N비트의 데이타(2N의 레벨) 중 일정 데이타값(레벨)으로 프로그램되도록 상기 선택 트랜지스터들에 상기 N비트에 대응되는 문턱전압값을 설정하는 단계를 포함함을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 플래쉬 메모리 셀의 어레이를 이용한 소거방법은 선택 트랜지스터와 메모리 트랜지스터가 직렬연결된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들과, 상기 각 단위셀의 선택 트랜지스터의 게이트에 접속된 복수개의 선택라인들과, 각 단위셀의 메모리 트랜지스터의 게이트에 접속된 복수개의 워드라인들과, 상기 각 단위셀의 드레인에 각각 접속된 복수개의 비트라인들, 상기 각 단위셀의 소오스에 공통 접속된 공통 소오스라인, 상기 각 플래쉬 메모리 셀들의 하부에 형성된 P웰 및 N웰에 있어서, 상기 복수개의 워드라인들 모두에 음의 제 1 구동전압(-Vpp4)을 인가하고, 복수개의 선택라인들에는 음의 제 2 구동전압(-Vpp3)을 인가하고, 각 셀들의 소오스와 드레인과 N웰과 P웰에는 전원전압(Vcc)을 인가함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터 프로그램방법 및 소거방법에 대하여 설명하면 다음과 같다.
도 5는 본 발명의 프로그램 방법 및 소거방법을 적용하기 위한 멀티 레벨 플래쉬 메모리 셀의 구조단면도이다.
본 발명의 일실시예에 따른 플래쉬 메모리 셀은 도 5에 도시한 바와 같이 1셀당 2개의 트랜지스터가 구비되어 있는데, 이때 2개의 트랜지스터는 선택 트랜지스터(50a)와 메모리 트랜지스터(50b)이다.
이때 선택 트랜지스터(50a)는 SONOS 구조를 이루도록 반도체기판(51)의 일영역 상에 게이트산화막(52)과 게이트전극(53)이 적층 구성되었다.
이때 게이트산화막(52)은 터널링산화막(52a)과 질화막(52b)과 블로킹산화막(52c)의 3층으로 구성되어있다.
그리고 메모리 트랜지스터(50b)는 ETOX(EPROM Tunnel Oxide) 구조를 이루도록 반도체기판(51)상에 터널링 산화막(54)과 플로팅게이트(55)와 게이트산화막(56)과 컨트롤게이트(57)가 적층형성되어 있다.
그리고 선택 트랜지스터(50a)와 메모리 트랜지스터(50b)의 게이트전극(53)과 컨트롤게이트(57) 양측의 반도체기판(51)내에 불순물영역(58a,58b,58c)이 형성되어 있다.
이때 도 5에 도시한 바와 같이 선택 트랜지스터(50a)의 게이트전극(53) 좌측의 불순물영역(58a)은 공통 소오스이고, 메모리 트랜지스터(50b)의 컨트롤게이트(57) 우측의 불순물영역(58c)은 드레인이며, 게이트전극(53)과 컨트롤게이트(57) 사이의 불순물영역(58b)은 선택 트랜지스터(50a)와 메모리 트랜지스터(50b)를 직렬연결해주는 노드이다.
다음에 상기와 같은 단위셀을 복수개 구비한 본 발명의 실시예에 따른 플래쉬 메모리 셀의 어레이에 대하여 설명한다.
도 6은 도 5를 단위셀로 하는 본 발명의 멀티 레벨 플래쉬 메모리 셀의 어레이도이다.
도 5와 도 6에 도시한 바와 같이 단위 셀은 SONOS 구조의 선택 트랜지스터와 ETOX 구조의 메모리 트랜지스터로 구성되었고, 상기의 구성을 갖는 단위 셀이 매트릭스 모양으로 배열되어 있다.
그리고 각 셀은 좌우의 이웃하고 있는 셀과 소오스 및 드레인을 공유하여 콘택으로 인한 면적 손실을 보상한다.
그리고 각 셀의 게이트전극(53)과 컨트롤게이트(57)에 신호를 인가할 복수개의 선택라인(S/L1,S/L2,S/L3,S/L4...)과 복수개의워드라인(W/L1,W/L2,W/L3,W/L4...)이 평행하게 배열되어 있다.
이때 하나의 선택라인(S/L)과 하나의 워드라인(W/L)은 하나의 쌍을 이룬다.
그리고 복수개의 비트라인(B/L1,B/L2,B/L3...)이 선택라인(S/L)과 수직한 방향으로 배열되어 있다.
이때 워드라인이 인접하여 배열된 메모리 트랜지스터의 사이에서 각 단위 셀이 비트라인에 콘택된다.
그리고 선택라인이 인접하여 배열된 선택 트랜지스터의 사이에서 각 단위 셀이 공통 소오스라인에 콘택된다.
다음에 SONOS 구조를 갖는 선택 트랜지스터의 문턱전압을 다르게 하므로써 멀티 레벨 셀(Multi-level Cell:MLC)을 구현하기 위한 방법에 대하여 설명한다.
도 7은 본 발명의 실시예에 따른 멀티 레벨 플래쉬 메모리 셀의 문턱전압 분포를 나타낸 도면이다.
예를 들어서 단위 셀에 2비트를 저장하기 위해서는 도 7에 도시한 바와 같이 4개의 준위가 필요하며, 이들 준위는 문턱전압이 각각 VT,R1, VT,R2,VT,R3인 리드 레퍼런스 셀(Read reference cell)에 의해 정의된다.
다시말해서 셀 문턱전압(VT)이 VT＜VT,R1인 경우는 레벨0(데이타 11), VT,R1＜VT＜VT,R2인 경우는 레벨1(데이타 10), VT,R2＜VT＜VT,R3인 경우는 레벨2(데이타 01)이고 VT＞VT,R3인 경우는 레벨3(데이타 00)로 정의한다.
상기에서 각 레벨을 결정하는 기준이 되는 문턱전압은 특정한 단일 전압값을가지므로 각 레벨간 마진이 넓다.
다음에 상기와 같이 멀티 레벨 셀을 구현한 본 발명 플래쉬 메모리 셀의 프로그램 방법과 소거방법에 대하여 설명한다.
먼저 프로그램 방법은 도 7과 도 8에 도시한 바와 같이 선택 트랜지스터와 메모리 트랜지스터 즉, 플래쉬 메모리 셀의 문턱전압이 초기상태(레벨 0)가 되도록 설정한다.
이후에 문턱전압이 초기상태(레벨 0)인지 판별하여 초기상태로 설정되어 있다면 원하는 메모리 트랜지스터에 원하는 레벨의 데이터값을 프로그램하는 동작을 진행하고, 초기상태로 설정되어 있지 않다면 반복해서 문턱전압이 초기상태(레벨 0)가 되도록 조정한다.
이때 초기상태의 문턱전압(VT)은 VT,ref로 나타낸다.
이후에 선택라인(S/L)과 워드라인(W/L)과 비트라인(B/L)을 선택하여 프로그램할 셀을 액세스(access)한다.
이때 도 6에 도시한 바와 같이 선택라인(S/L3)과 워드라인(W/L3)과 비트라인(B/L2)의 신호를 받는 플래쉬 메모리 셀(점선으로 표시된 셀)이 선택되었을 때, 선택된 플래쉬 메모리 셀을 프로그램한다.
상기에서와 같이 선택된 플래쉬 메모리 셀을 멀티 레벨로 프로그램 시키기 위한 방법에 대하여 설명하면 다음과 같다.
첫 번째로 상기의 플래쉬 메모리 셀들이 모두 레벨0을 나타내게 하기 위해서모든 워드라인(W/L)에는 음의 제 1 구동전압(-Vpp4)을 인가하고, 선택라인(S/L)에는 음의 제 2 구동전압(-Vpp3)을 인가하고, 소오스와 드레인(비트라인)과 P웰과 N웰에는 전원전압(Vcc)을 인가한다.
다음에 두 번째로 도 7에서와 같이 선택된 플래쉬 메모리 셀을 레벨 1인 VT,R1＜VT＜VT,R2의 문턱전압을 갖도록 프로그램할 경우에 대해서 설명한다.
도 6과 도 9에 도시한 바와 같이 선택된 플래쉬 메모리 셀의 워드라인(W/L3)에는 전원전압(Vcc)을 인가하고, 선택라인(S/L3)에는 제 3 구동전압(Vpp1)을 인가하고, 소오스와 드레인과 P웰에는 음의 전원전압(-Vcc)을 인가하고, N웰에는 전원전압(Vcc)을 인가한다.
이와 같은 과정을 프로그램을 위한 제 1 과정이라고 한다.
상기에서 플래쉬 메모리 셀은 N형의 불순물영역을 구비한 트랜지스터로 형성된 것으로 그 하부에는 P웰이 형성되어 있다.
그리고 도면에는 도시되지 않았지만 N웰은 N형의 기판이거나, P웰을 감싸는 웰이거나, P형의 불순물영역을 구비한 트랜지스터로 형성된 하부에 형성된 웰을 의미한다.
그리고 상기 제 1 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되어 있으면서 선택이 되지 않은 플래쉬 메모리 셀들은 프로그램이 진행되지 않도록 하기 위해서, W/L3와 S/L3를 제외한 각 워드라인들과 비트라인들에 0V의 전압을 인가하고, 소오스와 P웰에는 음의 전원전압(-Vcc)을 인가하고, 드레인에는0~Vcc를 인가하고, N웰에는 전원전압(Vcc)을 인가한다.
이와 같은 과정을 프로그램을 위한 제 2 과정이라고 한다.
상기에서 선택된 플래쉬 메모리 셀과 동일한 워드라인(W/L3)과 선택라인(S/L3) 신호를 받아서 동작하는 플래쉬 메모리 셀들은 제 1 프로그램을 금지한다(Program Inhibit 1)고 하여 제 1 프로그램 금지영역이라고 정의한다.
그리고 상기 제 1, 제 2 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되지 않은 나머지 플래쉬 메모리 셀들도 프로그램이 진행되지 않도록 워드라인(W/L3)을 제외한 나머지 워드라인들과 선택라인들에 0V를 인가한다.
세 번째로 도 7에서와 같이 선택된 플래쉬 메모리 셀을 레벨 2(데이타 01)인 VT,R2＜VT＜VT,R3의 문턱전압을 갖도록 프로그램할 경우에 대해서 설명한다.
도 6과 도 9에 도시한 바와 같이 선택된 플래쉬 메모리 셀의 워드라인(W/L3)에는 전원전압(Vcc)을 인가하고, 선택라인(S/L3)에는 제 4 구동전압(Vpp2)을 인가하고, 소오스와 드레인과 P웰에는 음의 전원전압(-Vcc)을 인가하고 N웰에는 전원전압(Vcc)을 인가한다.
이와 같은 과정을 프로그램을 위한 제 3 과정이라고 한다.
그리고 상기의 제 3 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되어 있으면서 선택이 되지 않은 플래쉬 메모리 셀들은 프로그램이 진행되지 않도록 하기 위해서, W/L3과 S/L3를 제외한 각 워드라인들과 비트라인들에는 0V의 전압을 인가하고, 소오스와 P웰에는 음의 전원전압(-Vcc)을 인가하고, 드레인에는 0~Vcc를 인가하고, N웰에는 전원전압(Vcc)을 인가한다.
이와 같은 과정을 프로그램을 위한 제 4 과정이라고 한다.
상기에서 선택된 플래쉬 메모리 셀과 동일한 워드라인(W/L3)과 선택라인(S/L3) 신호를 받아서 동작하는 플래쉬 메모리 셀들은 제 2 프로그램을 금지한다(Program Inhibit 2)고 하여 제 2 프로그램 금지영역이라고 정의한다.
그리고 상기 제 3, 제 4 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되지 않은 나머지 플래쉬 메모리 셀들도 프로그램이 진행되지 않도록 워드라인(W/L3)을 제외한 나머지 워드라인들과 선택라인들에 0V를 인가한다.
네 번째로 도 7에서와 같이 선택된 플래쉬 메모리 셀을 레벨 3(데이타 00)인 VT,R3＜VT의 문턱전압을 갖도록 프로그램할 경우에 대해서 설명한다.
도 6과 도 9에 도시한 바와 같이 선택된 플래쉬 메모리 셀의 워드라인(W/L3)에는 제 1 구동전압(Vpp4)을 인가하고, 선택라인(S/L3)에는 전원전압(Vcc)을 인가하고, 소오스에는 하이 임피던스(HiZ)를 인가하고, 드레인과 N웰에는 전원전압(Vcc)을 인가하고, P웰에는 0V를 인가한다.
이와 같은 과정을 프로그램을 위하 제 5 과정이라고 한다.
그리고 제 5 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되어 있으면서 선택이 되지 않은 플래쉬 메모리 셀들은 프로그램이 진행되지 않도록 하기 위해서, W/L3과 S/L3를 제외한 각 워드라인들과 비트라인들에는 0V의 전압을 인가하고, 소오스와 드레인에는 하이 임피던스(HiZ)를 인가하고, P웰에는 0V를 인가하고, N웰에는 전원전압(Vcc)을 인가한다.
이와 같은 과정을 프로그램을 위한 제 6 과정이라고 한다.
상기에서 선택된 플래쉬 메모리 셀과 동일한 워드라인(W/L3)과 선택라인(S/L3) 신호를 받아서 동작하는 플래쉬 메모리 셀들은 제 3 프로그램을 금지한다(Program Inhibit3)고 하여 제 3 프로그램 금지영역이라고 정의한다.
그리고 상기 제 5, 제 6 과정을 진행함과 동시에 워드라인(W/L3)과 선택라인(S/L3)에 접속되지 않은 나머지 플래쉬 메모리 셀들도 프로그램이 진행되지 않도록 워드라인(W/L3)과 선택라인(S/L3)을 제외한 나머지 워드라인들과 선택라인들에 0V를 인가한다.
상기와 같은 바이어스 조건을 각 워드라인과 선택라인과 드레인(비트라인)과 소오스와 웰에 인가하여서 본 발명에 따른 플래쉬 메모리 셀의 어레이에 프로그램 동작을 진행한다.
다음에 소거방법(소거시 바이어스 조건)에 대하여 설명하면 소거는 선택된 셀만 선택적으로 소거하는 것이 아니라, 복수개의 플래쉬 메모리 셀들을 채널 전면을 통한 Fowler-Nordheim 터널링에 의해 일괄 소거하는 방법을 사용하는 것이다.
즉, 도 6과 도 7과 도 9에 도시한 바와 같이 복수개의 워드라인들 모두에 음의 제 1 구동전압(-Vpp4)을 인가하고, 복수개의 선택라인들에는 음의 제 2 구동전압(-Vpp3)을 인가하고, 각 셀들의 소오스와 드레인과 N웰과 P웰에는 전원전압(Vcc)을 인가하므로써 진행한다.
그리고 상기와 같은 소거동작은 문턱전압을 VT＜VT,R1으로 프로그램하는 동작을 의미한다.
그리고 상기에서 선택된 플래쉬 메모리 셀의 데이터를 읽기 위한 리드(Read)동작은 워드라인(W/L3)과 선택라인(S/L3)과 드레인과 N웰에 Vcc를 인가하고, 소오스와 P웰에는 0V를 인가한다.
상기와 같은 본 발명 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터 프로그램방법 및 소거방법은 다음과 같은 효과가 있다.
첫째, 한셀당 2개의 트랜지스터(2-transistor per 1-cell)로 구성된 단위 셀에 멀티 레벨 기술을 이용하여 프로그램 및 소거하므로써, 과도 소거(over-erase) 및 디스터브(disturb) 문제가 없고, 비트당 단위 셀 면적이 작은 고신뢰성 고집적화가 가능한 플래쉬 메모리 셀을 제공할 수 있다.
둘째, 선택 트랜지스터를 SONOS 구조로 형성하므로 선택 트랜지스터의 문턱전압을 사용자가 시스템내에서 전기적으로 조절할 수 있으므로, 설계 및 공정 마진을 확보하기가 용이하다.
셋째, 기존의 씨모스 공정을 그대로 적용할 수 있으므로 스텐드-얼론(stand-alone) 제품뿐만 아니라 임베디드(embedded) 제품으로도 양산이 가능하다.
넷째, 프로그램과 소거시 내구력(endurance) 개선에 효과적이다.
다섯째, 프로그램의 문턱전압 분포가 좁은영역에 놓이므로 레벨 개수의 증가가 쉽고, 각 레벨간 분별이 용이하여 별도의 센스 증폭기가 필요하지 않은 플래쉬 메모리(EEPROM) 소자를 제공할 수 있다.

Claims (17)

  1. SONOS 구조의 선택 트랜지스터와 ETOX 구조의 메모리 트랜지스터가 직렬연결되어 구성된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들,
    상기 각 단위셀의 상기 선택 트랜지스터와 상기 메모리 트랜지스터에 각각 구동신호를 인가하기 위해 평행하게 배열되는 복수개의 선택라인들과 복수개의 워드라인들,
    각 동일 행내에서 인접하고 있는 상기 메모리 트랜지스터의 사이에서 각각 콘택되며 상기 선택라인에 수직한 방향으로 배열된 복수개의 비트라인들,
    각 행에서 인접하고 있는 상기 선택 트랜지스터의 사이에서 각각 콘택되는 공통 소오스라인을 포함함을 특징으로 하는 플래쉬 메모리 셀의 어레이.
  2. 제 1 항에 있어서, 상기 선택 트랜지스터는 기판의 일영역상에 적층 형성된 터널링산화막과 질화막과 블로킹산화막과,
    상기 블로킹산화막상에 형성된 게이트전극과,
    상기 게이트전극 양측 기판에 형성된 불순물 확산영역을 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 셀의 어레이.
  3. 제 1 항에 있어서, 상기 메모리 트랜지스터는 기판의 일영역상에 형성된 터널산화막과,
    상기 터널산화막상에 형성된 플로팅게이트와,
    상기 플로팅게이트상에 형성된 유전체막과,
    상기 유전체막상에 형성된 컨트롤게이트를 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 셀의 어레이.
  4. 선택 트랜지스터와 메모리 트랜지스터가 직렬연결된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들과, 상기 각 단위셀의 선택 트랜지스터의 게이트에 접속된 복수개의 선택라인들과, 각 단위셀의 메모리 트랜지스터의 게이트에 접속된 복수개의 워드라인들과, 상기 각 단위셀의 드레인에 각각 접속된 복수개의 비트라인들, 상기 각 단위셀의 소오스에 공통 접속된 공통 소오스라인, 상기 각 플래쉬 메모리 셀들의 하부에 형성된 P웰 및 N웰에 있어서,
    상기 복수개의 플래쉬 메모리 셀을 N비트의 데이타(2N의 레벨)로 프로그램하기 전에 상기 선택 트랜지스터들의 문턱전압을 초기문턱레벨(VT,ref)을 갖도록 설정하는 단계,
    상기 복수개의 플래쉬 메모리 셀중 프로그램하기 위한 셀을 선택하는 단계,
    상기 선택된 플래쉬 메모리 셀의 상기 메모리 트랜지스터가 N비트의 데이타(2N의 레벨) 중 일정 데이타값(레벨)으로 프로그램되도록 상기 선택 트랜지스터들에 상기 N비트에 대응되는 문턱전압값을 설정하는 단계를 포함함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  5. 제 4 항에 있어서, 상기 N비트가 2비트일 때 상기 2N의 레벨은 레벨0~레벨3으로 나뉘어지고, 이때 상기 레벨0은 데이터 "11"에 대응되고, 상기 레벨1은 데이터 "10"에 대응되고, 상기 레벨2는 데이터 "01"에 대응되고, 상기 레벨3은 데이터 "00"에 대응됨을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 선택된 플래쉬 메모리 셀을 N비트의 데이타(2N의 레벨) 중 일정 데이타값으로 프로그램시키기 위해서 상기 선택 트랜지스터를 상기 레벨0 내지 레벨3에 대응되는 문턱전압값(VT)으로 설정할 때,
    상기 N비트가 2비트라면 상기 레벨0에 대응되는 문턱전압값(VT)은 제 1 기준문턱전압(VT,R1)보다 작고,
    상기 레벨1에 대응되는 문턱전압값(VT)은 상기 제 1 기준문턱전압(VT,R1)보다는 크고 제 2 기준문턱전압(VT,R2)보다는 작고,
    상기 레벨2에 대응되는 문턱전압값(VT)은 상기 제 2 기준문턱전압(VT,R2)보다는 크고 제 3 기준문턱전압(VT,R3)보다는 작고,
    상기 레벨3에 대응되는 문턱전압값(VT)은 상기 기준문턱전압(VT,R3)보다는 크도록 설정함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  7. 제 6 항에 있어서, 상기 선택된 플래쉬 메모리 셀을 상기 레벨0으로 프로그램할 때 상기 선택된 플래쉬 메모리 셀의 워드라인에는 제 1 구동전압(-Vpp4)를 인가하고, 선택라인에는 제 2 구동전압(-Vpp3)를 인가하고, 소오스(소오스라인)와 드레인(비트라인)과 P웰 및 N웰에는 전원전압(Vcc)를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  8. 제 6 항에 있어서, 상기 선택된 플래쉬 메모리 셀을 상기 레벨1로 프로그램할 때 상기 선택된 플래쉬 메모리 셀의 워드라인에는 전원전압(Vcc)를 인가하고, 선택라인에는 제 3 구동전압(Vpp1)을 인가하고, 소오스(소오스라인)와 드레인(비트라인) 및 P웰에는 음의 전원전압(-Vcc)를 인가하고, N웰에는 전원전압(Vcc)를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  9. 제 8 항에 있어서, 상기 선택된 플래쉬 메모리 셀과 동일 워드라인과 동일 선택라인에 접속된 선택되지 않은 셀들의 소오스와 P웰에는 음의 전원전압(-Vcc)를 인가하고, 드레인에는 0~Vcc를 인가하고, N웰에는 전원전압(Vcc)을 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  10. 제 8 항에 있어서, 상기 선택된 플래쉬 메모리셀의 워드라인과 선택라인에 접속되지 않은 나머지 플래쉬 메모리 셀들의 워드라인들과 선택라인들에는 0V를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  11. 제 6 항에 있어서, 상기 선택된 플래쉬 메모리 셀을 상기 레벨2로 프로그램할 때 상기 선택된 플래쉬 메모리 셀의 워드라인에는 전원전압(Vcc)를 인가하고, 선택라인에는 제 4 구동전압(Vpp2)을 인가하고, 소오스(소오스라인)와 드레인(비트라인)과 P웰에는 음의 전원전압(-Vcc)을 인가하고, N웰에는 전원전압(Vcc)을 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  12. 제 11 항에 있어서, 상기 선택된 플래쉬 메모리 셀과 동일 워드라인과 선택라인에 접속된 선택되지 않은 셀들의 소오스와 P웰에는 음의 전원전압(-Vcc)을 인가하고, 드레인에는 0~Vcc를 인가하고, N웰에는 전원전압(Vcc)을 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  13. 제 11 항에 있어서, 상기 선택된 플래쉬 메모리셀의 워드라인과 선택라인에 접속되지 않은 나머지 플래쉬 메모리 셀들의 워드라인들과 선택라인들에 0V를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  14. 제 6 항에 있어서, 상기 선택된 플래쉬 메모리 셀을 상기 레벨3으로 프로그램할 때 상기 선택된 플래쉬 메모리 셀의 워드라인에는 제 1 구동전압(Vpp4)을 인가하고, 선택라인과 드레인과 N웰에는 전원전압(Vcc)을 인가하고, 상기 소오스에는 하이 임피던스를 인가하고, P웰에는 0V를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  15. 제 14 항에 있어서, 상기 선택된 플래쉬 메모리 셀과 동일 워드라인과 선택라인에 접속된 선택되지 않은 셀들의 소오스(소오스라인)와 드레인(비트라인)에는 하이 임피던스(HiZ)를 인가하고, P웰에는 0V를 인가하고 N웰에는 전원전압(Vcc)을 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  16. 제 14 항에 있어서, 상기 선택된 플래쉬 메모리 셀의 워드라인과 선택라인에 접속되지 않은 나머지 플래쉬 메모리 셀들의 워드라인들과 선택라인들에 0V를 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램 방법.
  17. 선택 트랜지스터와 메모리 트랜지스터가 직렬연결된 단위셀이 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들과, 상기 각 단위셀의 선택 트랜지스터의 게이트에 접속된 복수개의 선택라인들과, 각 단위셀의 메모리 트랜지스터의 게이트에 접속된 복수개의 워드라인들과, 상기 각 단위셀의 드레인에 각각 접속된 복수개의 비트라인들, 상기 각 단위셀의 소오스에 공통 접속된 공통 소오스라인, 상기 각플래쉬 메모리 셀들의 하부에 형성된 P웰 및 N웰에 있어서,
    상기 복수개의 워드라인들 모두에 음의 제 1 구동전압(-Vpp4)을 인가하고, 복수개의 선택라인들에는 음의 제 2 구동전압(-Vpp3)을 인가하고, 각 셀들의 소오스(소오스라인)와 드레인(비트라인)과 N웰과 P웰에는 전원전압(Vcc)을 인가함을 특징으로 하는 플래쉬 메모리 셀의 어레이를 이용한 데이터 소거 방법.
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