JPS60247324A - バイナリ符号発生装置 - Google Patents
バイナリ符号発生装置Info
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- JPS60247324A JPS60247324A JP10292184A JP10292184A JPS60247324A JP S60247324 A JPS60247324 A JP S60247324A JP 10292184 A JP10292184 A JP 10292184A JP 10292184 A JP10292184 A JP 10292184A JP S60247324 A JPS60247324 A JP S60247324A
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- JP
- Japan
- Prior art keywords
- binary code
- output signal
- adder
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号を扱う機器のうち特に多くのバ
イナリ符号を独立して発生させる必要のある装置に関す
るものである。
イナリ符号を独立して発生させる必要のある装置に関す
るものである。
従来例の構成とその問題点
近年ディジタル信号を扱う機器の発達は目ざましいもの
があり、特にノ・イファイオーディオ分野への応用はデ
ィジタルオーディオとして脚光を浴びている。それらの
信号処理の過程で歩進するバイナリ符号をメモリアドレ
ス等に利用することが多い。第１図はカウンタを利用し
て４ビツトのバイナリ符号を得る最も一般的でかつ簡単
な構成の回路例である。カウンタ１はクロック端子■に
与えられるクロックパルスの数をカウントし出力端子＠
、■、■、■には４ビツトのバイナリ符号が表われる。
があり、特にノ・イファイオーディオ分野への応用はデ
ィジタルオーディオとして脚光を浴びている。それらの
信号処理の過程で歩進するバイナリ符号をメモリアドレ
ス等に利用することが多い。第１図はカウンタを利用し
て４ビツトのバイナリ符号を得る最も一般的でかつ簡単
な構成の回路例である。カウンタ１はクロック端子■に
与えられるクロックパルスの数をカウントし出力端子＠
、■、■、■には４ビツトのバイナリ符号が表われる。
第２図はそのタイミング波形図でＡは与えられるクロッ
クパルス、Ｂ、Ｃ，Ｄ、Ｅはそれぞれ第１図のカウンタ
の出力端子■＋ ＠＋ ＠９゛■に対応した出力波形で
ある。この場合バイナリ符号のビット数を増すにはカラ
／りを従続接続すればよい。例えば１６ビツトのバイナ
リ符号を得るためには第１図のような４ビツトのカウン
タであれば４個使用すればよい。
クパルス、Ｂ、Ｃ，Ｄ、Ｅはそれぞれ第１図のカウンタ
の出力端子■＋ ＠＋ ＠９゛■に対応した出力波形で
ある。この場合バイナリ符号のビット数を増すにはカラ
／りを従続接続すればよい。例えば１６ビツトのバイナ
リ符号を得るためには第１図のような４ビツトのカウン
タであれば４個使用すればよい。
ところがディジタル信号の処理を行う際に何系統もの独
立したバイナリ符号が必要になることがある。以下その
一例について述べる。第３図はマルチチャンネルのディ
ジタルテープレコーダに於て、既に記録されたチャンネ
ルの一部分を信号の連続性を保ったまま書き換える機能
であるパンナインアウト操作を行った際、再生されたデ
ィジタル信号と入力されたディジタル信号とをスムーズ
に切換えるだめのクロスフェード回路ブロック図である
。第３図中ＭＰＬ１．２はディジタル乗算器、ＡＤｌは
ディジタル加算器、■Ｎｖは論理反転素子である。
立したバイナリ符号が必要になることがある。以下その
一例について述べる。第３図はマルチチャンネルのディ
ジタルテープレコーダに於て、既に記録されたチャンネ
ルの一部分を信号の連続性を保ったまま書き換える機能
であるパンナインアウト操作を行った際、再生されたデ
ィジタル信号と入力されたディジタル信号とをスムーズ
に切換えるだめのクロスフェード回路ブロック図である
。第３図中ＭＰＬ１．２はディジタル乗算器、ＡＤｌは
ディジタル加算器、■Ｎｖは論理反転素子である。
以下第３図に従ってその動作を説明する。磁気テープ上
から再生さ五たディジタルデータｘ１はディジタル乗算
器ＭＰＬ１に入力され乗数入力Ｙと乗算の後ディジタル
加算器ＡＤ１の一方の入力端に入力される。一方外部か
ら入力された録音信号であるディジタルデータｘ２は同
様にディジタル乗算器ＭＰＬ２に入力され、ディジタル
乗算器ＭＰＬ１の乗数であるＹの補数Ｙとの乗算を行っ
た後ディジタル加算器ＡＤ１のもう一方の入力端へ入力
される。従ってディジタル加算器ＡＤ１の出力信号２と
しては Ｚ＝Ｘ＋ −Ｙ＋Ｘ２−Ｙ が得られる。通常使用するディジタル乗算器は乗数、被
乗数入力及び乗算出力とも並列信号で行うようにしたも
のが多い。
から再生さ五たディジタルデータｘ１はディジタル乗算
器ＭＰＬ１に入力され乗数入力Ｙと乗算の後ディジタル
加算器ＡＤ１の一方の入力端に入力される。一方外部か
ら入力された録音信号であるディジタルデータｘ２は同
様にディジタル乗算器ＭＰＬ２に入力され、ディジタル
乗算器ＭＰＬ１の乗数であるＹの補数Ｙとの乗算を行っ
た後ディジタル加算器ＡＤ１のもう一方の入力端へ入力
される。従ってディジタル加算器ＡＤ１の出力信号２と
しては Ｚ＝Ｘ＋ −Ｙ＋Ｘ２−Ｙ が得られる。通常使用するディジタル乗算器は乗数、被
乗数入力及び乗算出力とも並列信号で行うようにしたも
のが多い。
今、乗数Ｙのすべての並列ビットが論理０の場合を絶対
値“′０″に対応させ、論理１の場合を絶対値ｎ１ｎに
対応させて表現すると、パンチインの際には乗数Ｙの絶
対値を“１″から徐々に”σ′に変化させ、（従って乗
数Ｙの絶対値は６ｏ”から徐々に“１″に変化）パンチ
アウトの際にはその逆に乗数Ｙの絶対値を６０”から徐
々に“′１″に変化させる（従って乗数Ｙの絶対値は“
１″か゛ら徐々に０”に変化）ことによりディジタル加
算器出力２をｘｌからＸ２またはｘ２からＸ１ヘスムー
ズに変化させることができる。以上の操作をディジタル
テープレコーダにおいてはクロスフェード操作という。
値“′０″に対応させ、論理１の場合を絶対値ｎ１ｎに
対応させて表現すると、パンチインの際には乗数Ｙの絶
対値を“１″から徐々に”σ′に変化させ、（従って乗
数Ｙの絶対値は６ｏ”から徐々に“１″に変化）パンチ
アウトの際にはその逆に乗数Ｙの絶対値を６０”から徐
々に“′１″に変化させる（従って乗数Ｙの絶対値は“
１″か゛ら徐々に０”に変化）ことによりディジタル加
算器出力２をｘｌからＸ２またはｘ２からＸ１ヘスムー
ズに変化させることができる。以上の操作をディジタル
テープレコーダにおいてはクロスフェード操作という。
ところがマルチチャンネルテープレコーダの場合、チャ
ンネル数は１６〜３２程度あり、そのそ。
ンネル数は１６〜３２程度あり、そのそ。
れぞれのチャンネルについて独立してかつ任意のタイミ
ングでパンナインアウトを行う必要がある。
ングでパンナインアウトを行う必要がある。
従ってディジタル乗算器に入力される乗数Ｙを発生する
乗数発生回路もチャンネル数分だけ用意する必要がある
。また、ディジタル乗算器への被乗数入力信号はチャン
ネル蒔分割で入力されるのが一般的であるから、各チャ
ンネルに対応する乗数入力信号も被乗数入力信号に合わ
せてチャンネル蒔分割する必要がある。この乗数発生回
路を前述の第１図で示したようにカウンタを用いて構成
した場合、４ビツトのカウンタを用いて１６チヤンネル
分の１６ビツト乗数を得るためには、（１ρト／４ビッ
ト ）ｘ １ｅ”ヤ々ルー６４イ固のカウンタを用意す
る必要がある。更に各チャンネルのカウンタ出力を時分
割信号に変換するためのデータセレクタや３ステートバ
ツフアなどを含めるとその回路規模は著しく増大し、コ
スト、スペース、消費電力等の点で大きな障害となって
いた。
乗数発生回路もチャンネル数分だけ用意する必要がある
。また、ディジタル乗算器への被乗数入力信号はチャン
ネル蒔分割で入力されるのが一般的であるから、各チャ
ンネルに対応する乗数入力信号も被乗数入力信号に合わ
せてチャンネル蒔分割する必要がある。この乗数発生回
路を前述の第１図で示したようにカウンタを用いて構成
した場合、４ビツトのカウンタを用いて１６チヤンネル
分の１６ビツト乗数を得るためには、（１ρト／４ビッ
ト ）ｘ １ｅ”ヤ々ルー６４イ固のカウンタを用意す
る必要がある。更に各チャンネルのカウンタ出力を時分
割信号に変換するためのデータセレクタや３ステートバ
ツフアなどを含めるとその回路規模は著しく増大し、コ
スト、スペース、消費電力等の点で大きな障害となって
いた。
発明の目的
本発明は前記従来の欠点に鑑みて任意のタイミングで発
生する複数のバイナリ符号を回路構成部品点数を増加さ
せることなく簡単な構成で得ることのできるバイナリ符
号発生装置を提供するものである。
生する複数のバイナリ符号を回路構成部品点数を増加さ
せることなく簡単な構成で得ることのできるバイナリ符
号発生装置を提供するものである。
発明の構成
本発明のバイナリ符号発生装置は、随時書き込み読み出
し可能なメモリと前記メモリの所定番地からの読み出し
た出力信号と所定の第１のバイナリ符号とを加算する加
算器と前記加算器の出力信号が所定の第２のバイナリ符
号と一致しているか否かを判定する判定回路と、外部か
らの指令信号によってセットされ、前記判定回路の出力
信号で゛リセットされるフリップフロップと前記フリッ
プフロップの出力信号により前記加算器の出力信号と第
３のバイナリ符号のいづれか一方を選択して出力し、前
記メモリの所定番地に書き込むように構成されている。
し可能なメモリと前記メモリの所定番地からの読み出し
た出力信号と所定の第１のバイナリ符号とを加算する加
算器と前記加算器の出力信号が所定の第２のバイナリ符
号と一致しているか否かを判定する判定回路と、外部か
らの指令信号によってセットされ、前記判定回路の出力
信号で゛リセットされるフリップフロップと前記フリッ
プフロップの出力信号により前記加算器の出力信号と第
３のバイナリ符号のいづれか一方を選択して出力し、前
記メモリの所定番地に書き込むように構成されている。
この構成によりメモリの所定のチャンネルに対応する番
地から読み出される乗数となるべきバイナリ符号は加算
器により所定のバイナリ符号値が加算されて再びメモリ
の同一番地に書き込まれることにより直接チャンネル時
分割でのバイナリ符号出力を得ることができる。また発
生バイナリ符号はメモリへの書き込み信号を加算器の出
力信号と所定の第３のバイナリ符号とでチャンネル時分
割で選択することにより、各チャンネル独立したタイミ
ングで発生させることができるように構成したものであ
る。
地から読み出される乗数となるべきバイナリ符号は加算
器により所定のバイナリ符号値が加算されて再びメモリ
の同一番地に書き込まれることにより直接チャンネル時
分割でのバイナリ符号出力を得ることができる。また発
生バイナリ符号はメモリへの書き込み信号を加算器の出
力信号と所定の第３のバイナリ符号とでチャンネル時分
割で選択することにより、各チャンネル独立したタイミ
ングで発生させることができるように構成したものであ
る。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。第４図は本発明の一実施例を示すブロック図であ
る。説明を簡単にするため発生するバイナリ符号を４ビ
ツト、チャンネル数を４チヤンネルとし、「ｏｏｏｏ」
から１−ｏｏｏｌＪｔｌ”−００１０Ｊ・・・・・・と
「Ｏｏ○１」づつ変化し、「１１１１」まで変化させる
場合を例にとる。第４図において２は随時書き込み読み
出し可能なメモリ（以下ＲＡＭと記す）、３はＲＡＭ２
にアドレス信号を供給するためのカウンタ、４はＲＡＭ
２からの読み出し信号を一旦蓄えるだめのラッチ、６［
加算器、６は加数発生回路、７は定数検出回路、８ａ、
８ｂ、８０．ｓａはフリップフロップミ９はマルチプレ
クサ、１０はデータセレクタである０ また第５図は第４図の各部のタイミング波形図であり、
各信号Ｆ′ｂ 〜Ｏｂは第４図と対応している。
する。第４図は本発明の一実施例を示すブロック図であ
る。説明を簡単にするため発生するバイナリ符号を４ビ
ツト、チャンネル数を４チヤンネルとし、「ｏｏｏｏ」
から１−ｏｏｏｌＪｔｌ”−００１０Ｊ・・・・・・と
「Ｏｏ○１」づつ変化し、「１１１１」まで変化させる
場合を例にとる。第４図において２は随時書き込み読み
出し可能なメモリ（以下ＲＡＭと記す）、３はＲＡＭ２
にアドレス信号を供給するためのカウンタ、４はＲＡＭ
２からの読み出し信号を一旦蓄えるだめのラッチ、６［
加算器、６は加数発生回路、７は定数検出回路、８ａ、
８ｂ、８０．ｓａはフリップフロップミ９はマルチプレ
クサ、１０はデータセレクタである０ また第５図は第４図の各部のタイミング波形図であり、
各信号Ｆ′ｂ 〜Ｏｂは第４図と対応している。
以上の構成のバイナリ符号発生装賛について以下その動
作を説明する。４チヤンネルのバイナリ符号のいずれも
が動作不要の場合、すなわち第５図に示した区間■およ
び■においては各チャンネルが動作状態か否かを示すフ
リップフロップ８ａ〜８ｄの出力信号Ｇａ−ＧｄはＬ”
レベルであり、動作中でないことを示している。従って
出力信号Ｇａ −Ｇｄをマルチプレクサ９を用いてチャ
ンネル対応の時分割出力信号とした出力信号ＢもＬ”レ
ベルを保ち、従って出力信号Ｈにより制御されるデータ
セレクタ１０は端子ＤＳＡに入力される４ビツトのあら
かじめ決定されたバイナリ符号を選択している。本実施
例では「０ｏ００」の４ビツトのバイナリ符号を端子Ｄ
ＳＡに入力しているため、データセレクタ１０の出力端
子ＤＳＹにも「００００」の４ビツトのバイナリ符号が
出力されている。第５図のデータセレクタ出力信号Ｉで
はこれを単に０”と表現している。データセレクタ出力
信号ＩはＲＡＭ２のそれぞれのチャンネルに対応するア
ドレスム０〜Ａ３ に順次書き込みパルスＪの立ち上り
エツジにて書き込まれる。
作を説明する。４チヤンネルのバイナリ符号のいずれも
が動作不要の場合、すなわち第５図に示した区間■およ
び■においては各チャンネルが動作状態か否かを示すフ
リップフロップ８ａ〜８ｄの出力信号Ｇａ−ＧｄはＬ”
レベルであり、動作中でないことを示している。従って
出力信号Ｇａ −Ｇｄをマルチプレクサ９を用いてチャ
ンネル対応の時分割出力信号とした出力信号ＢもＬ”レ
ベルを保ち、従って出力信号Ｈにより制御されるデータ
セレクタ１０は端子ＤＳＡに入力される４ビツトのあら
かじめ決定されたバイナリ符号を選択している。本実施
例では「０ｏ００」の４ビツトのバイナリ符号を端子Ｄ
ＳＡに入力しているため、データセレクタ１０の出力端
子ＤＳＹにも「００００」の４ビツトのバイナリ符号が
出力されている。第５図のデータセレクタ出力信号Ｉで
はこれを単に０”と表現している。データセレクタ出力
信号ＩはＲＡＭ２のそれぞれのチャンネルに対応するア
ドレスム０〜Ａ３ に順次書き込みパルスＪの立ち上り
エツジにて書き込まれる。
書き込まれたデータは次巡の同一アドレス供給時に読み
出されラッチ４にラッチパルスＬの立ち上りエツジで取
シ込′ｉｉれる０すなわちＲＡＭ２は１アドレスの前半
で書き込まれていたデータを読み出し後半で新たなデー
タを書き込むように構成されている。
出されラッチ４にラッチパルスＬの立ち上りエツジで取
シ込′ｉｉれる０すなわちＲＡＭ２は１アドレスの前半
で書き込まれていたデータを読み出し後半で新たなデー
タを書き込むように構成されている。
区間■・、■においてはすべてのチャンネルに対して常
に１−ｏｏｏｏＪが書き込まれているからＲＡＭ２から
読み出されるデータも「０００ｏ」である。ラッチ４の
出力信号はバイナリ符号出力信号として外部に供給（例
えば第３図におけるディジタル乗算器の乗数Ｙ）される
とともに加算器６の一方の入力端ＡＤＨに入力される０ 加算器５のもう一方の入力端ＡＤ人には加数発生回路６
から与えられた４ビツトのバイナリ符号ＡＤが入力これ
ている。本例では最下位ビットのみ１をたてて、他の３
ビツトを０とするｌ’−ｏｏｏｌＪをバイナリ符号ＡＤ
として与えるものとする０加算器出力ＡＤＹには入力端
子ムＤＢ、 ＡＤ人に入力された４ビツトのバイナリ符
号の和が４ビットで得られる。すなわち、区間１．’Ｉ
Ｉ［においてはＡＤＡ・・・・・・ 十し仝架と二二二
二ＡＤＹ・・・・・・ ０００１ ・・・・・・′１”
のように出力端ＡＤＹには「ｏｏｏｌ」が出力信号Ｎと
して得られる。第５図においては単にＮは１”としであ
る。加算器出力信号Ｎはデータセレクタの一方の入力端
ＤＳＢに入力されるとともに定数検出回路７に入力され
る。
に１−ｏｏｏｏＪが書き込まれているからＲＡＭ２から
読み出されるデータも「０００ｏ」である。ラッチ４の
出力信号はバイナリ符号出力信号として外部に供給（例
えば第３図におけるディジタル乗算器の乗数Ｙ）される
とともに加算器６の一方の入力端ＡＤＨに入力される０ 加算器５のもう一方の入力端ＡＤ人には加数発生回路６
から与えられた４ビツトのバイナリ符号ＡＤが入力これ
ている。本例では最下位ビットのみ１をたてて、他の３
ビツトを０とするｌ’−ｏｏｏｌＪをバイナリ符号ＡＤ
として与えるものとする０加算器出力ＡＤＹには入力端
子ムＤＢ、 ＡＤ人に入力された４ビツトのバイナリ符
号の和が４ビットで得られる。すなわち、区間１．’Ｉ
Ｉ［においてはＡＤＡ・・・・・・ 十し仝架と二二二
二ＡＤＹ・・・・・・ ０００１ ・・・・・・′１”
のように出力端ＡＤＹには「ｏｏｏｌ」が出力信号Ｎと
して得られる。第５図においては単にＮは１”としであ
る。加算器出力信号Ｎはデータセレクタの一方の入力端
ＤＳＢに入力されるとともに定数検出回路７に入力され
る。
定数検出出力了では加算器出力信号Ｎがあらかじめ決定
されたバイナリ符号と一致しているか否かを判定し、一
致していた場合″Ｈ１１レベルをその検出された時分割
処理時刻の該当するチャンネルの出力信号ラインζ 〜
Ｏｄに出力するように構成されている。本例においては
、あらかじめ決定されたバイナリ符号を１−ｏｏｏｏＪ
とすると、加算器出力Ｎは区間Ｉ、Ｈにおいては常に１
Ｏｏｏ１であるから一致は検出されず、従って０１〜Ｏ
ｄはすべてＬ”である。
されたバイナリ符号と一致しているか否かを判定し、一
致していた場合″Ｈ１１レベルをその検出された時分割
処理時刻の該当するチャンネルの出力信号ラインζ 〜
Ｏｄに出力するように構成されている。本例においては
、あらかじめ決定されたバイナリ符号を１−ｏｏｏｏＪ
とすると、加算器出力Ｎは区間Ｉ、Ｈにおいては常に１
Ｏｏｏ１であるから一致は検出されず、従って０１〜Ｏ
ｄはすべてＬ”である。
さてバイナリ符号発生のスタート指令であるＦａ〜Ｆｄ
のうちＦ、に指令入力信号があった場合を本例では考え
る。スタート従令Ｆｂでフリップフロップ８ｂがセ・ツ
トされる。他のフリップフロップ８ａ、８ｃ、ｓｄの出
力信号Ｇａ＋ Ｇｏ＋ ”ｄはｎ Ｌ Ｉ＋のままであ
るから、チャンネル時分割で出力されるマルチプレクサ
了の出力信号Ｈは第５図に示すようにチャンネルｂの区
間のみ°Ｈ″が出力される。従ってデータセレクタ１ｏ
はチャンネルｂの区間入力端子ＤＳＢへの入力信号Ｈを
選択し、ＲＡＭ２のアドレスＡ１には加算器６の出力信
号Ｎ１すなわち「０００１」第５図においては単に「１
」と記す。が書き込まれる。この書き込まれたデータは
次に再びアドレスＡ１が与えられた時点でＲＡＭ１０か
ら読み出され、一旦ラッチ４に読み込まれてからバイナ
リ符号出力Ｍとして出力される。このとき加算器出力Ｎ ＡＤＢ ・・・・・ ０００１ ・・・・・・ １”Ａ
ＤＡ ・・・・・・十汐３慕とＬ・・・・・・ １”Ａ
ＤＹ ・・・・・・ ００１０ ・・・・・・ ′？２
”・・出力信号Ｎ となり、データセレクタ１ｏを通ってＲＡＭ１０の同一
アドレスム１ に書き込まれる。以下同様にしてバイナ
リ符号ＭはアドレスＡ。−Ａ３か一巡する毎に１”づつ
加算されて増加する。）くイナリ符号Ｍがパ１５”すな
わち「１１１１」となると加算器出力Ｎは加算器の下位
４ビツトのみが出力ＡＤＢ・・・・・ １１１１ ・・
・・・・Ｊ５１１ＡＤＡ・・・・・・＋）０００１ ・
・・・・・“１”ｏｏｏｏ ・・・・・・“０” ・・・・・・出力信号Ｈ されているから「ｏｏＯＱ」となり、定数検出回路７の
定数検出出力Ｏａ〜Ｏｄのうちの該当チャンネルａｂに
出力パルスが得られ、その立ち下りエツジでフリップフ
ロップ８ｂをリセットする。その後の区間■は区間Ｉと
同様、常にＲＡＭ２には” ｏ ”が書き込まれる。
のうちＦ、に指令入力信号があった場合を本例では考え
る。スタート従令Ｆｂでフリップフロップ８ｂがセ・ツ
トされる。他のフリップフロップ８ａ、８ｃ、ｓｄの出
力信号Ｇａ＋ Ｇｏ＋ ”ｄはｎ Ｌ Ｉ＋のままであ
るから、チャンネル時分割で出力されるマルチプレクサ
了の出力信号Ｈは第５図に示すようにチャンネルｂの区
間のみ°Ｈ″が出力される。従ってデータセレクタ１ｏ
はチャンネルｂの区間入力端子ＤＳＢへの入力信号Ｈを
選択し、ＲＡＭ２のアドレスＡ１には加算器６の出力信
号Ｎ１すなわち「０００１」第５図においては単に「１
」と記す。が書き込まれる。この書き込まれたデータは
次に再びアドレスＡ１が与えられた時点でＲＡＭ１０か
ら読み出され、一旦ラッチ４に読み込まれてからバイナ
リ符号出力Ｍとして出力される。このとき加算器出力Ｎ ＡＤＢ ・・・・・ ０００１ ・・・・・・ １”Ａ
ＤＡ ・・・・・・十汐３慕とＬ・・・・・・ １”Ａ
ＤＹ ・・・・・・ ００１０ ・・・・・・ ′？２
”・・出力信号Ｎ となり、データセレクタ１ｏを通ってＲＡＭ１０の同一
アドレスム１ に書き込まれる。以下同様にしてバイナ
リ符号ＭはアドレスＡ。−Ａ３か一巡する毎に１”づつ
加算されて増加する。）くイナリ符号Ｍがパ１５”すな
わち「１１１１」となると加算器出力Ｎは加算器の下位
４ビツトのみが出力ＡＤＢ・・・・・ １１１１ ・・
・・・・Ｊ５１１ＡＤＡ・・・・・・＋）０００１ ・
・・・・・“１”ｏｏｏｏ ・・・・・・“０” ・・・・・・出力信号Ｈ されているから「ｏｏＯＱ」となり、定数検出回路７の
定数検出出力Ｏａ〜Ｏｄのうちの該当チャンネルａｂに
出力パルスが得られ、その立ち下りエツジでフリップフ
ロップ８ｂをリセットする。その後の区間■は区間Ｉと
同様、常にＲＡＭ２には” ｏ ”が書き込まれる。
以上チャンネルｂを例にとって説明したが、他のチャで
ネルａ、ｃ、ｄについても同様の動作が行われ、かつ各
チャンネルに発生するノ（イナリ符号は任意のスタート
指令Ｆ１〜Ｆｄのタイミングでスタートを行うことがで
きる。また加数発生回路６で発生する加数ＡＤは本例で
は「ｏｏｏｌ」また、定数検出回路７での一致検出符号
を１−ｏｏｏｏｊとしたがこれも任意に設定可能である
。例えば加数ＡＤのみを「００１０」とすれば°′０′
”から２ステツプずつ１４Ｉ＋までのバイナリ符号が得
られ、また一致検出符号のみをＩ′１１１１」とすれば
” Ｏ”から”１４”まで１ステツプずつ歩進するバイ
ナリ符号を得ることができる。
ネルａ、ｃ、ｄについても同様の動作が行われ、かつ各
チャンネルに発生するノ（イナリ符号は任意のスタート
指令Ｆ１〜Ｆｄのタイミングでスタートを行うことがで
きる。また加数発生回路６で発生する加数ＡＤは本例で
は「ｏｏｏｌ」また、定数検出回路７での一致検出符号
を１−ｏｏｏｏｊとしたがこれも任意に設定可能である
。例えば加数ＡＤのみを「００１０」とすれば°′０′
”から２ステツプずつ１４Ｉ＋までのバイナリ符号が得
られ、また一致検出符号のみをＩ′１１１１」とすれば
” Ｏ”から”１４”まで１ステツプずつ歩進するバイ
ナリ符号を得ることができる。
以上のように本実施例によれば、必要なバイナリ符号の
チャンネル数をＲＡＭのアドレスに対応させ、Ｒ＾Ｍの
読み出しデータに対し、任意の値を加算して再び同一ア
ドレスに書き込むことによりチャンネル毎のカウンタを
用いることなく）（イナリ符号が得られる。またチャン
ネルに対応するフリップフロップと定数検出回路により
、ＲＡＭの各チャンネルのアドレスに対する書き込み値
をデータセレクタを用いて制御することにより、）くイ
ナリ符号を任意のタイミングで、かつ任意の値まで、任
意のステップで得ることができる。なお本実施例では４
ビツトのバイナリ符号を例にとって説明したが、任意の
ビット数で同様の操作ができることは言うまでもない。
チャンネル数をＲＡＭのアドレスに対応させ、Ｒ＾Ｍの
読み出しデータに対し、任意の値を加算して再び同一ア
ドレスに書き込むことによりチャンネル毎のカウンタを
用いることなく）（イナリ符号が得られる。またチャン
ネルに対応するフリップフロップと定数検出回路により
、ＲＡＭの各チャンネルのアドレスに対する書き込み値
をデータセレクタを用いて制御することにより、）くイ
ナリ符号を任意のタイミングで、かつ任意の値まで、任
意のステップで得ることができる。なお本実施例では４
ビツトのバイナリ符号を例にとって説明したが、任意の
ビット数で同様の操作ができることは言うまでもない。
発明の効果
本発明はランダムアクセス可能なメモリとこのメモリに
所定番地からの読み出し出力信号と所定の第１のパイｉ
＋７符号とを加算する加算器と前記加算器の出力信号
が所定の第２のバイナリ符号と一致しているか否かを判
定する判定回路と、外部からの指令信号によりセットさ
れ、前記判定回路の出力信号によシリセットされるフリ
ップフロップと前記フリップフロップの出力信号により
前記加算器の出力信号と所定の第３のバイナリ符号のい
ずれか一方を選択して出力し、前記メモリの所定番地に
書き込むように為すことにより、必要なバイナリ符号の
チャンネル数が増大した場合にも回路構成に要する素子
数を比例して増大させることなく、簡単な構成で安価に
バイナリ符号発生装置を提供することができ、その効果
は大なるものがある。
所定番地からの読み出し出力信号と所定の第１のパイｉ
＋７符号とを加算する加算器と前記加算器の出力信号
が所定の第２のバイナリ符号と一致しているか否かを判
定する判定回路と、外部からの指令信号によりセットさ
れ、前記判定回路の出力信号によシリセットされるフリ
ップフロップと前記フリップフロップの出力信号により
前記加算器の出力信号と所定の第３のバイナリ符号のい
ずれか一方を選択して出力し、前記メモリの所定番地に
書き込むように為すことにより、必要なバイナリ符号の
チャンネル数が増大した場合にも回路構成に要する素子
数を比例して増大させることなく、簡単な構成で安価に
バイナリ符号発生装置を提供することができ、その効果
は大なるものがある。
第１図は従来のカネンタを用いたバイナリ符号発生装置
、第２図は第１図におけるカウンタを用いたバイナリ符
号発生装置のタイミング波形図、第３図はクロスフェー
ド回路のブロック図、第４図は本発明の一実施例におけ
るバイナリ符号発生装置のブロック図、第６図は第４図
のブロック図によるタイミング波形図である。 ２・・・・・・ＲＡＭ’、５・・・・・・加算器、７・
・・・・・定数検出回路、８ａ〜８’ｄ・・・・・・フ
リップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ８秀ｈ６→ 第４図
、第２図は第１図におけるカウンタを用いたバイナリ符
号発生装置のタイミング波形図、第３図はクロスフェー
ド回路のブロック図、第４図は本発明の一実施例におけ
るバイナリ符号発生装置のブロック図、第６図は第４図
のブロック図によるタイミング波形図である。 ２・・・・・・ＲＡＭ’、５・・・・・・加算器、７・
・・・・・定数検出回路、８ａ〜８’ｄ・・・・・・フ
リップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ８秀ｈ６→ 第４図
Claims (4)
- （１）随時書き込み読み出し可能なメモリと前記メモリ
の所定番地からの読み出し出力信号と所定の第１のバイ
ナリ符号とを加算する伽÷→→加算器と前記加算器の出
力信号が所定の第２のバイナリ符号と一致しているか否
かを判定する判定回路と、外部からの指令信号によシセ
ットされ、前記判定回路の出力信号によシセットされる
フリップフロップと、前記フリップフロップの出力信号
により前記加算器の出力信号と所定の第３のバイナリ符
号のいずれか一方を選択して出力し、前記メモリの前記
所定番地に書き込むように為したことを特徴とするバイ
ナリ符号発生装置。 - （２）第１のバイナリ符号は選択的に変更可能であるよ
うに為したことを特徴とする特許請求の範囲第１項記載
のバイナリ符号発生装置。 - （３）第２のバイナリ符号は選択的に変更可能であるよ
うに為したことを特徴とする特許請求の範囲第１項記載
のバイナリ符号発生装置。 - （４）第３のバイナリ誉号は選択的に変更可能であるよ
うに為したことを特徴とする特許請求の範囲第１項記載
のバイナリ符号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10292184A JPS60247324A (ja) | 1984-05-22 | 1984-05-22 | バイナリ符号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10292184A JPS60247324A (ja) | 1984-05-22 | 1984-05-22 | バイナリ符号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247324A true JPS60247324A (ja) | 1985-12-07 |
Family
ID=14340316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10292184A Pending JPS60247324A (ja) | 1984-05-22 | 1984-05-22 | バイナリ符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247324A (ja) |
-
1984
- 1984-05-22 JP JP10292184A patent/JPS60247324A/ja active Pending
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