JPS61160129A

JPS61160129A - タイミング発生回路

Info

Publication number: JPS61160129A
Application number: JP60001301A
Authority: JP
Inventors: Akira Kato; 晃加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-01-08
Filing date: 1985-01-08
Publication date: 1986-07-19
Also published as: JPH0421883B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、多相タイミング信号が必要な情報処理装置に
使用されるプログラム可能なタイミング発生回路に関す
る。

（従来の技術）一般に情報処理装置においては複数のタイミング回路が
必要であシ、従来、仁の種のタイミング発生回路は複数
の縦続接続され九ゲート群によ勺構成されていた。この
ような従来技術による構成では、上記ゲート群の入力端
子と出力端子とのうちのいずれかを他のゲート群の入力
端子に印刷配線の導線により接続して縦続接続がなされ
ていた。

（発明が解決しようとする問題点）斯かる従来技術によるプログラム可能なタイミング発生
回路では、ゲート段数を変化させて第１段目の入力端子
から入力されるタイミング信号の入力に対して種々の遅
延時間を有するタイミング出力信号を得ているため、タ
イミング出力信号の設定変更が困難であると共に汎用性
に欠け、外部端子数が多くなるという欠点がおった。

本発明の目的は、複数の縦続接続用の複数のゲート群を
備えて上記縦続接続用の複数のゲート群の一つの入力か
、あるいは出力とのうちのいずれかをプログラムにより
選択することにより上記欠点を除去し、高集積化に適し
、タイミング出力を仮設定できるように構成したプログ
ラム可能なタイミング発生回路を提供することにある。

（問題点を解決するための手段）本発明によるタイミング発生回路は、複数の縦続接続し
たゲート群と、複数の選択回路と、循環シフトレジスタ
と、複数のメモリセルと、書込み回路と、複数の読出し
回路とを具備して構成したものである。

複数の選択回路は、複数の縦続接続したゲート群の入力
と出力とのうちのいずれかを選択するため、複数の縦続
接続したゲート群に対応して列方向に設けられたもので
ある。

循環シフトレジスタは行方向に設けられ、起動信号を入
力してクロックにより応答しながらシフトシ、各ビット
ごとに出力を送出するためのものである。

複数のメモリセルは循環シフトレジスタにより選択され
ていて、複数の選択回路を制御するための選択信号およ
びタイミングパターンを記憶ｆるため行列マトリクス状
に配置されたものである。

書込み回路は、選択信号およびタイミングパターンを複
数のメモリセルに書込むためのものである。

複数の読出し回路は選択信号、およびタイミングパター
ンを複数のメモリセルより読出すため、複数の選択回路
に対応して設けられたものである。

（実施例）次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるタイミング発生回路の一実施例
を示すブロック図で６９、第２図は第１図に示すフリッ
プフロップ（Ｆ／Ｆ　）形メモリセルの回路図であシ、
第８図は本発明の第１図に示す実施例の動作を説明する
ため、その入出力端子の波形を示す波形図である。

第１図において、遅延ゲート群２４〜２６および上記遅
延ゲート群２４〜２Ｂごとに入力か、あるいは出力かを
それぞれ信号線２７〜２９上の選択信号により出力する
ための選択回路１，６．９から成る多段回路と、選択信
号およびタイミングパターン信号を書込むための７リツ
プフロツプ（Ｆ／Ｆ　）形メモリセル１５１〜１５４，
１６１〜１６４．１７１〜１７４．１８１〜１８４と、
Ｆ／Ｆ形メ子メモリセル１５１〜１５４６１〜１８４．
１７１〜１７４，１８１〜１８４より選択信号およびタ
イミングパターン信号を読出すための読出し回路１０〜
１３と、選択信号およびタイミングパターン信号をＦ／
Ｆ形メ子メモリセル１Ｂ１１５４，１６１〜１８４，１
７１〜１７４．１８１〜１８４に書込むための書込み回
路２５と、Ｆ／Ｆ形メ子メモリセル１５１〜１５４６１
〜１６４，１７１〜１７４，１８１〜１８４をメモリセ
ル列として行うごとに選択するためのゲート１４を含む
循環シフトレジスタ３１とにより構成されている。ここ
で、遅延ゲート群２４は遅延ゲート２〜６から成シ、遅
延ゲート群２５は遅延ゲート７．８から成シ、遅延ゲー
ト２６は一つの遅延ゲート２６から成る。５００〜ＩＯ
ｓはそれぞれ電流源である。

Ｆ／Ｆ形メ子メモリセル１６１〜１５４６１〜１６４．
１７１〜１７４，１８１〜１８４はすべて同一の構成を
有し、第２図に示すＦ／Ｆ形メセメモリセルロスカップ
ルされたマルチエミッタトランジスタ１Ｇ１，１（１、
および抵抗器１ＧｉＳ。

１０４によりフリップフロップを形成している。

トランジスタ１０１．１０ｆｆｉの一つのエミッタはそ
れぞれビット線ＤｉｔＤｉ（１＝ｏ、１ｔ２＋８）を通
して読出し回路１０〜１５、および書込み回路２ｓに接
続されている。他方のエミッタはメモリセルの内容を保
持するための電流源ｓ００〜８０ｓに接続されている。

各Ｆ／Ｆ形メセメモリセルード線Ｗｊ（ｊ＝１．２，８
．４）が高レベルの時に選択され、読出し動作、あるい
は書込み動作が行われる。つまシ、これらのＦ／Ｆ形メ
セメモリセル１５１〜１５４６１〜１６４゜１７１〜１
７４，１８１〜１８４は２値情報を記憶する一種の読出
し／書込みメモリとして動作する。

次に第８図を参照してクロック信号ＣＬＫを第８図（ａ
）に示すように１端子３０に与え、ゲート１４の端子ｓ
２に第８図（ｂ）に示すような起動信号を与えて第８図
（Ｃ）に示すようなタイミングパターン信号を得る動作
について説明する。

また、Ｆ／Ｆ形メ子メモリセル１５１〜１６４６１〜１
６４，１７１〜１７４，１８１〜１８４へ選択信号情報
およびタイミングパターン信号を書込み回路２５により
書込んでおく。つまシ、起動信号およびクロック信号Ｃ
ＬＫ’Ｇ用いて循環シフトレジスタ５１のなかの１ビツ
トを％１１にする。このとき、該当するワード線に接続
されたメモリセル列のみが選択され、他のワード線は非
選択状態に保たれている。書込みデータ端子５４〜５７
（ＤＯ〜Ｄ８）にタイミングパターン信号および選択信
号情報を入力し、読出し／書込み動作制御端子δδ（Ｅ
ＮＡＢＬＥ　）を書込み動作（実際には％Ｑｌおよび１
１１の２値）を指定することにより行われる。すなわち
、書込みデータ端子８４〜５７に与えられた情報にもと
づき、書込み回路２３によりそれぞれビット線の電位を
高レベル、あるいは低レベルにすることにより、Ｆ／Ｆ
形メセメモリセル１５１〜１５４６１〜１８４．１７１
〜１７４．１８１〜１８４のフリップフロップをセット
する。

以上のように循環シフトレジスタ３１の出力をシフトす
れば、それぞれのＦ／Ｆ形メセメモリセル１５１〜１５
４６１〜１６４，１７１〜１７４．１８１〜１８４の列
が選択されて書込みが行われる。

一方、読出し動作は選択されたＦ／Ｆ形メモリ゛セル列
のそれぞれのビット線の電位を読出し回路１０〜１ｓに
より検出し、Ｆ／Ｆ形メ子メモリセル列れぞれの情報を
読出す。このとき、端子３５は読出し動作釦なっている
。

ここでは、上記のようにしてＦ／Ｆ形メセメモリセル１
５２５，５，１６２．１６４，１７４に噺１１が書込ま
れ、他のＦ／Ｆ形メそリセル１５１゜１５４．１６１．
１８３，１７１〜１７３゜１８１〜１８４には％Ｏｌが
書込まれたものとする。端子３８上の状態が読出し動作
にセットされ、タイミングｔ０では入力された起動信号
が低レベルから高レベルに変化し、タイミングｔ１で循
環シフトレジスタ３１の第１ビツトＳＯＫ対してクロッ
ク信号によｐ％　１１がセットされる。これによりワー
ド線Ｗ２　、Ｗ８　、Ｗ４が高レベル、ワード線Ｗ１が
選択されて低レベルとなる。つまシ、Ｆ／Ｆ形メ子メモ
リセル１５１〜１６４択されて情報が読出される。この
とき、各Ｆ／Ｆ形メセメモリセル１０１が書込まれてい
るため、最終的には出力端子！８の状態は１０１となる
。ここでは、選択信号が％１１であって各ゲート群の出
力妙βＯｌの時に出力が得られるものとしている。

次に、タイミングｔ、ではクロック信号により循環シフ
トレジスタｓ１の８１ビツトに％１１がセットされ、ワ
ード線Ｗ２が選択されてＦ／Ｆ形メセメモリセル１５２
６２，１７２，１８２の情報が読出される。このとき、
Ｆ／Ｆ形メモリセルＩＳ２には１１１が書込まれている
ため、最終的には出力端子Ｓ８の状態は％１１となる。

しかし、同時に読出されたＦ／Ｆ形メ子メモリセル１６
２７２．１１１の情報はそれぞれ％ｌ　Ｉ、％　Ｑ　Ｉ
。

％Ｏｌとなシ、この情報が選択回路９，６．１の選択信
号となっている丸め、Ｆ／Ｆ形メセメモリセル１５２報
は遅延ゲート２６を通過して出力端子５８より出力され
る。

次に１タイミング１．では循環シフトレジスタ３１の８
２ビツトに％１１がセットされ、ワード線Ｗ８が選択さ
れている。この場合には、Ｆ／Ｆ形メ子メモリセル１５
１＄６ｉ＄、１７５，１８５の情報が読出される。しか
し、Ｆ／Ｆ形メセメモリセル１６３％ＩＩが書込まれて
いるため、出力端子５８には変化がなく、Ｆ／Ｆ形メセ
メモリセル１６ｉ＄７！、１８！の内容には関係しない
。

次に１　タイミングｔ４では循環シフトレジスタ５１の
８８ビツトに％　ｌ　Ｉ、Ｊｉ上セツトれ、ワード線Ｗ
４が選択されている。この場合にはＦ／Ｆ形メ子メモリ
セル１４　、１６４　、１７４　、１８４の情報が読出
される。このとき、Ｆ／Ｆ形メ子メモリセル１５４％Ｏ
１が書込まれているため、最終的には出力端子３８上の
状態は％ＯＩとなる。しかし、同時に読出されたＦ／Ｆ
形メ子メモリセル１６４７４．１８４の情報はそれぞれ
％　ｌ　＃、％　ｌ　＃。

％Ｏｌであり、この情報は選択回路！１，８．１の選択
回路の選択信号となっているため、Ｆ／Ｆ形メ子メモリ
セル１５４報はゲート群２Ｂならびにゲート群２５を通
過して出力端子ｉ＄８より出力される。すなわち、８段
の遅延ゲー）？、８．２８により遅延したタイミング出
力が得られるととＫなる。ゲート１４により循環シフト
レジスタ！１のＳＯビットとＳ８ビツトとが接続されて
いるため、タイミングｔ４ではタイミングｔ１　と同じ
状態になり、繰返し動作が行われる。

以上のようにしてＦ／Ｆ形メ子メモリセル１６１〜１５
４タイミングパターン情報を記憶すると共ＫＦ／Ｆ形メ
モサメモリセル〜１６４，１７１〜１７４，１８１〜１
８４では時間遅延情報を記憶して任意のタイミング信号
を得ている。上記において、タイミングパターン情報の
ためのＦ／Ｆメモリセルを増すことにより、さらに複雑
なタイミング信号を得ることができることは容易に類推
することができる。

（発明の効果）以上のように本発明では、クロック信号ＫＦＩ期し九任
意のタイミングパターン信号および起動信号の立上シタ
イミングと立下シタイミングとを独立にプログラムによ
って設定できるため、回路に汎用性をもたせることがで
きると共に、外部端子数を削減できるため、高集積化に
適していてプログラムすることが可能であるという効果
がある。

なお、本発明の実施例では循環シフトレジスタを用いて
サイクリック動作を行わせていたが、カウンタを用いて
もよい。また、記憶セルとして７リツプフロツプ形（Ｆ
／Ｆ’形）のメモリセルを用いたが、ＦＲＯＭのような
メモリセルによる応用も考えられることはいうまでもな
い。

【図面の簡単な説明】

第１図は、本発明によるタイミング発生回路の一実施例
を示すブロック図である。第２図は、第１図に示すＦｌＦ形メ子メモリセル細を示
す回路図である。第８図は、第１図に示すタイミング発生回路の動作を説
明する波形図である。１．６．９・・−選択回路２〜Ｂ、７，８，１４，２６・・・ゲート１０〜１５・
・脅続出し回路１５１〜１６４，１６１〜１６４，１７１〜１７４゜１
８１〜１８４・φ−・＠Ｆ／Ｆ形メモサメモリセル２３
・・書込み回路５１・・・・・循環シフトレジスタ１Ｇ１，１０２・・・トランジスタ１０３．１０４・・・抵抗器、５００〜５０３・・・電流源３０．３２〜３８・・・端子２１〜２９・・Φ信号線才２図

Claims

【特許請求の範囲】

　複数の縦続接続したゲート群と、前記複数の縦続接続
したゲート群の入力と出力とのうちのいずれかを選択す
るため、前記複数の縦続接続したゲート群に対応して列
方向に設けた複数の選択回路と、起動信号を入力して、
ロックにより応答しながらシフトし、各ビットごとに出
力を送出するための行方向に設けた循環シフトレジスタ
と、前記循環シフトレジスタにより選択されていて、前
記複数の選択回路を制御するための選択信号およびタイ
ミングパターンを記憶するため行列マトリクス状に配置
された複数のメモリセルと、前記選択信号および前記タ
イミングパターンを前記複数のメモリセルに書込むため
の書込み回路と、前記選択信号および前記タイミングパ
ターンを前記複数のメモリセルより読出すため前記複数
の選択回路に対応して設けた複数の読出し回路とを具備
して構成したことを特徴とするタイミング発生回路。