JP2766133B2 - パラレル・シリアル・データ変換回路 - Google Patents
パラレル・シリアル・データ変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Description
【０００１】
【産業上の利用分野】本発明はパラレル・シリアル・デ
ータ変換回路に関し、特に符号付絶対値コードによるパ
ラレル・データを、２の補数コードによるシリアル・デ
ータに変換するパラレル・シリアル・データ変換回路に
関する。
ータ変換回路に関し、特に符号付絶対値コードによるパ
ラレル・データを、２の補数コードによるシリアル・デ
ータに変換するパラレル・シリアル・データ変換回路に
関する。
【０００２】
【従来の技術】一般に、符号付絶対値コードによるパラ
レル・データを、２の補数コードによるシリアル・デー
タに変換するパラレル・シリアル・データ変換回路は、
図５に示されるように、ｎ（正整数）ビットの符号付絶
対値コードによるパラレル・データＩ1 、………、Ｉ
n-2 、Ｉn-1 、Ｉn のサインビットＩn のＩ1 〜Ｉn-z
までを、それぞれ排他的論理和不一致検出回路を形成す
るＥＸＯＲ回路４０1 、……、４０n-2 、４０n-1 と、
これらのＥＸＯＲ回路４０1 、……、４０n-2 、４０
n-1 の出力を入力として、下位ビットからのキャリー出
力をキャリー入力とするアダー４１1 、……、４
１n-2 、４１n-1 と、これらのアダーの加算出力をＡ入
力とし、ラッチ４３2 、……、４３n-2 、４３n-1 、４
３n の出力をＢ入力とし、ＳＴＯＲＥ信号によりセレク
トするセレクタ４２1 、……、４２n-2 、４２n-1 と、
これらのセレクタ４２1 、……、４２n-2 、４２n-1 の
出力をデータ入力として、ＳＴＯＲＥ信号とＬＯＡＤ信
号の和をとるＯＲ回路４４の出力と、ＣＬＯＣＫ信号と
の積をとるＡＮＤ回路４５の出力をクロック信号とする
ラッチ４３1 、……、４３n-2 、４３n-1 と、サインビ
ットＩn をデータ入力とし、ＡＮＤ回路４５の出力をク
ロック信号とするラッチ４３n とを備えて構成される。
レル・データを、２の補数コードによるシリアル・デー
タに変換するパラレル・シリアル・データ変換回路は、
図５に示されるように、ｎ（正整数）ビットの符号付絶
対値コードによるパラレル・データＩ1 、………、Ｉ
n-2 、Ｉn-1 、Ｉn のサインビットＩn のＩ1 〜Ｉn-z
までを、それぞれ排他的論理和不一致検出回路を形成す
るＥＸＯＲ回路４０1 、……、４０n-2 、４０n-1 と、
これらのＥＸＯＲ回路４０1 、……、４０n-2 、４０
n-1 の出力を入力として、下位ビットからのキャリー出
力をキャリー入力とするアダー４１1 、……、４
１n-2 、４１n-1 と、これらのアダーの加算出力をＡ入
力とし、ラッチ４３2 、……、４３n-2 、４３n-1 、４
３n の出力をＢ入力とし、ＳＴＯＲＥ信号によりセレク
トするセレクタ４２1 、……、４２n-2 、４２n-1 と、
これらのセレクタ４２1 、……、４２n-2 、４２n-1 の
出力をデータ入力として、ＳＴＯＲＥ信号とＬＯＡＤ信
号の和をとるＯＲ回路４４の出力と、ＣＬＯＣＫ信号と
の積をとるＡＮＤ回路４５の出力をクロック信号とする
ラッチ４３1 、……、４３n-2 、４３n-1 と、サインビ
ットＩn をデータ入力とし、ＡＮＤ回路４５の出力をク
ロック信号とするラッチ４３n とを備えて構成される。
【０００３】また、図６に示されるのは、本従来例にお
ける入出力信号のタイミングチャートである。以下、図
５および図６を参照して従来例の動作について説明す
る。
ける入出力信号のタイミングチャートである。以下、図
５および図６を参照して従来例の動作について説明す
る。
【０００４】先ず、符号付絶対値コードによるパラレル
・データＩ1 〜Ｉn が正のデータである場合には、サイ
ンビットＩn は“Ｌ”レベルである。符号付絶対値コー
ドによるパラレル・データＩ1 、……、Ｉn-2 、〜Ｉ
n-1 は、不一致検出回路を形成するＥＸＯＲ回路４
０1 、……、４０n-2 、４０n-1 においては、そのまま
出力されて、それぞれ対応するアダー４１1 、……、４
１n-2 、４１n-1 に入力され、同様に、そのまま出力さ
れる。ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレク
タ４２1 、……、４２n-2 、４２n-1 においてはＡ入力
が選択されて出力され、アダー４１1 、……、４
１n-2 、４１n-1 の出力がラッチ４３1 、……、４３
n-1 に取込まれる。また、ラッチ４３n においては、サ
インビットＩn が直接取込まれる。次に、ＬＯＡＤ信号
が“Ｈ”レベルの時には、セレクタ４２1 、……、４２
n-2 、４２n-1 においてはＢ入力が選択されて出力さ
れ、ラッチ４３1 の出力から順次４３n のデータまで出
力される。
・データＩ1 〜Ｉn が正のデータである場合には、サイ
ンビットＩn は“Ｌ”レベルである。符号付絶対値コー
ドによるパラレル・データＩ1 、……、Ｉn-2 、〜Ｉ
n-1 は、不一致検出回路を形成するＥＸＯＲ回路４
０1 、……、４０n-2 、４０n-1 においては、そのまま
出力されて、それぞれ対応するアダー４１1 、……、４
１n-2 、４１n-1 に入力され、同様に、そのまま出力さ
れる。ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレク
タ４２1 、……、４２n-2 、４２n-1 においてはＡ入力
が選択されて出力され、アダー４１1 、……、４
１n-2 、４１n-1 の出力がラッチ４３1 、……、４３
n-1 に取込まれる。また、ラッチ４３n においては、サ
インビットＩn が直接取込まれる。次に、ＬＯＡＤ信号
が“Ｈ”レベルの時には、セレクタ４２1 、……、４２
n-2 、４２n-1 においてはＢ入力が選択されて出力さ
れ、ラッチ４３1 の出力から順次４３n のデータまで出
力される。
【０００５】符号付絶対値コードによるパラレル・デー
タＩ1 〜Ｉn が負のデータである場合には、サインビッ
トＩn は“Ｈ”レベルである。符号付絶対値コードによ
るパラレル・データＩ1 、……、Ｉn-2 、〜Ｉn-1 は、
不一致検出回路を形成するＥＸＯＲ回路４０1 、……、
４０n-2 、４０n-1 においては、レベルが反転されて出
力され、それぞれ対応するアダー４１1 、……、４１
n-2 、４１n-1 に入力されて、１ＬＳＢ加算されて出力
される。ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレ
クタ４２1 、……、４２n-2 、４２n-1 においてはＡ入
力が選択されて出力され、アダー４１1 、……、４１
n-2 、４１n-1 の出力がラッチ４３1 、……、４３n-1
に取込まれる。また、ラッチ４３n においては、サイン
ビットＩn が直接取込まれる。次に、ＬＯＡＤ信号が
“Ｈ”レベルの時には、セレクタ４２1、……、４２
n-2 、４２n-1 においてはＢ入力が選択されて出力さ
れ、ラッチ４３1 の出力から順次４３n のデータまでの
シリアル・データ、即ち２の補数コードによるシリアル
・データとして出力される。
タＩ1 〜Ｉn が負のデータである場合には、サインビッ
トＩn は“Ｈ”レベルである。符号付絶対値コードによ
るパラレル・データＩ1 、……、Ｉn-2 、〜Ｉn-1 は、
不一致検出回路を形成するＥＸＯＲ回路４０1 、……、
４０n-2 、４０n-1 においては、レベルが反転されて出
力され、それぞれ対応するアダー４１1 、……、４１
n-2 、４１n-1 に入力されて、１ＬＳＢ加算されて出力
される。ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレ
クタ４２1 、……、４２n-2 、４２n-1 においてはＡ入
力が選択されて出力され、アダー４１1 、……、４１
n-2 、４１n-1 の出力がラッチ４３1 、……、４３n-1
に取込まれる。また、ラッチ４３n においては、サイン
ビットＩn が直接取込まれる。次に、ＬＯＡＤ信号が
“Ｈ”レベルの時には、セレクタ４２1、……、４２
n-2 、４２n-1 においてはＢ入力が選択されて出力さ
れ、ラッチ４３1 の出力から順次４３n のデータまでの
シリアル・データ、即ち２の補数コードによるシリアル
・データとして出力される。
【０００６】以上の説明により、符号付絶対値コードに
よるパラレル・データは、ＬＳＢＦｉｒｓｔの２の補数
コードによるシリアル・データに変換されて出力され
る。
よるパラレル・データは、ＬＳＢＦｉｒｓｔの２の補数
コードによるシリアル・データに変換されて出力され
る。
【０００７】
【発明が解決しようとする課題】上述した従来のパラレ
ル・シリアル・データ変換回路においては、符号付絶対
値コードによるパラレル・データを２の補数コードによ
るシリアル・データに変換する動作を、パラレル・デー
タ時において実施しているために、当該変換回路に含ま
れる不一致検出回路とアダーとを、変換するデータ・ビ
ット数分設けることが必要となり、回路規模が大きくな
るという欠点がある。
ル・シリアル・データ変換回路においては、符号付絶対
値コードによるパラレル・データを２の補数コードによ
るシリアル・データに変換する動作を、パラレル・デー
タ時において実施しているために、当該変換回路に含ま
れる不一致検出回路とアダーとを、変換するデータ・ビ
ット数分設けることが必要となり、回路規模が大きくな
るという欠点がある。
【０００８】
【課題を解決するための手段】第１の発明のパラレル・
シリアル・データ変換回路は、ｎビットの符号付絶対値
コードによるパラレル・データＩn 、Ｉn-1 、Ｉn-2 、
……、Ｉ1 を、２の補数コードによるシリアル・データ
に変換するパラレル・シリアル・データ変換回路におい
て、前記符号付絶対値コードによるパラレル・データの
サインビットＩn を、所定のＳＴＯＲＥ信号を介してラ
ッチする第ｎ番目のラッチ回路と、前記符号付絶対値コ
ードによるパラレル・データの内のビットＩn-1 をＡ入
力とし、接地レベルをＢ入力として前記ＳＴＯＲＥ信号
を介して取込み、その一方を選択して出力する第（ｎ−
１）番のセレクタと、前記第（ｎ−１）番のセレクタの
出力を、前記ＳＴＯＲＥ信号と所定のＬＯＡＤ信号の論
理和出力と、所定のＣＬＯＣＫ信号との論理積出力を介
してラッチする第（ｎ−１）番目のラッチ回路と、前記
符号付絶対値コードによるパラレル・データのビットＩ
i （ｉ＝ｎ−２、ｎ−３、……、３、２、１）をＡ入力
とし、第（ｉ＋１）番目のラッチ回路の出力をＢ入力と
して前記ＳＴＯＲＥ信号を介して取込み、その内の一方
を選択して出力する第ｉ番目のセレクタと、第ｉ番目の
セレクタの出力を、前記ＳＴＯＲＥ信号と所定のＬＯＡ
Ｄ信号の論理和出力と、所定のＣＬＯＣＫ信号との論理
積出力を介してラッチする第ｉ番目のラッチ回路と、前
記１（ｉ＝１）番目のラッチ回路の出力を反転して出力
する第１のインバータと、前記第１のインバータの出力
をＡ入力とし、前記１番目のラッチ回路の出力をＢ入力
として、前記第ｎ番目のラッチ回路の出力を介して取込
み、その内の一方を選択して出力する第ｎ番目のセレク
タと、前記ｎ番目のセレクタの出力を反転して出力する
第２のインバータと、前記第２のインバータの出力をＡ
入力とし、前記第ｎ番目のセレクタの出力をＢ入力とし
て、所定の選択制御信号を介して取込み、その内の一方
を選択して、２の補数コードによるシリアル・データと
して出力する第（ｎ＋１）番目のセレクタと、前記第ｎ
番目のセレクタの出力と、前記選択制御信号との論理積
をとって出力する第１のＡＮＤ回路と、前記ＳＴＯＲＥ
信号によりセットされ、前記第１のＡＮＤ回路の出力
を、前記ＳＴＯＲＥ信号と所定のＬＯＡＤ信号の論理和
出力と、所定のＣＬＯＣＫ信号との論理積出力を介して
ラッチするセット付ラッチ回路と、前記セット付ラッチ
回路の出力と、前記第ｎ番目のラッチ回路の出力との論
理積をとり、前記選択制御信号を出力する第２のＡＮＤ
回路と、を備えて構成される。
シリアル・データ変換回路は、ｎビットの符号付絶対値
コードによるパラレル・データＩn 、Ｉn-1 、Ｉn-2 、
……、Ｉ1 を、２の補数コードによるシリアル・データ
に変換するパラレル・シリアル・データ変換回路におい
て、前記符号付絶対値コードによるパラレル・データの
サインビットＩn を、所定のＳＴＯＲＥ信号を介してラ
ッチする第ｎ番目のラッチ回路と、前記符号付絶対値コ
ードによるパラレル・データの内のビットＩn-1 をＡ入
力とし、接地レベルをＢ入力として前記ＳＴＯＲＥ信号
を介して取込み、その一方を選択して出力する第（ｎ−
１）番のセレクタと、前記第（ｎ−１）番のセレクタの
出力を、前記ＳＴＯＲＥ信号と所定のＬＯＡＤ信号の論
理和出力と、所定のＣＬＯＣＫ信号との論理積出力を介
してラッチする第（ｎ−１）番目のラッチ回路と、前記
符号付絶対値コードによるパラレル・データのビットＩ
i （ｉ＝ｎ−２、ｎ−３、……、３、２、１）をＡ入力
とし、第（ｉ＋１）番目のラッチ回路の出力をＢ入力と
して前記ＳＴＯＲＥ信号を介して取込み、その内の一方
を選択して出力する第ｉ番目のセレクタと、第ｉ番目の
セレクタの出力を、前記ＳＴＯＲＥ信号と所定のＬＯＡ
Ｄ信号の論理和出力と、所定のＣＬＯＣＫ信号との論理
積出力を介してラッチする第ｉ番目のラッチ回路と、前
記１（ｉ＝１）番目のラッチ回路の出力を反転して出力
する第１のインバータと、前記第１のインバータの出力
をＡ入力とし、前記１番目のラッチ回路の出力をＢ入力
として、前記第ｎ番目のラッチ回路の出力を介して取込
み、その内の一方を選択して出力する第ｎ番目のセレク
タと、前記ｎ番目のセレクタの出力を反転して出力する
第２のインバータと、前記第２のインバータの出力をＡ
入力とし、前記第ｎ番目のセレクタの出力をＢ入力とし
て、所定の選択制御信号を介して取込み、その内の一方
を選択して、２の補数コードによるシリアル・データと
して出力する第（ｎ＋１）番目のセレクタと、前記第ｎ
番目のセレクタの出力と、前記選択制御信号との論理積
をとって出力する第１のＡＮＤ回路と、前記ＳＴＯＲＥ
信号によりセットされ、前記第１のＡＮＤ回路の出力
を、前記ＳＴＯＲＥ信号と所定のＬＯＡＤ信号の論理和
出力と、所定のＣＬＯＣＫ信号との論理積出力を介して
ラッチするセット付ラッチ回路と、前記セット付ラッチ
回路の出力と、前記第ｎ番目のラッチ回路の出力との論
理積をとり、前記選択制御信号を出力する第２のＡＮＤ
回路と、を備えて構成される。
【０００９】また、第２の発明のパラレル・シルアル・
データ変換回路は、ｎビットの符号付絶対値コードによ
るパラレル・データＩn 、Ｉn-1 、Ｉn-2 、……、Ｉ1
を、２の補数コードによるシリアル・データに変換する
パラレル・シリアル・データ変換回路において、前記符
号付絶対値コードによるパラレル・データの内のビット
Ｉn-1 をＡ入力とし、接地レベルをＢ入力として、所定
のＬＯＡＤ信号の反転信号を介して取込み、その一方を
選択して出力する第（ｎ−１）番のセレクタと、前記第
（ｎ−１）番のセレクタの出力を、所定のＣＬＯＣＫ信
号を介してラッチする第（ｎ−１）番目のラッチ回路
と、前記符号付絶対値コードによるパラレル・データの
ビットＩi （ｉ＝ｎ−２、ｎ−３、……、３、２、１）
をＡ入力とし、第（ｉ＋１）番目のラッチ回路の出力を
Ｂ入力として前記ＬＯＡＤ信号の反転信号を介して取込
み、その一方を選択して出力する第ｉ番目のセレクタ
と、第ｉ番目のセレクタの出力を、前記ＣＬＯＣＫ信号
を介してラッチする第ｉ番目のラッチ回路と、前記１
（ｉ＝１）番目のラッチ回路の出力を反転して出力する
第１のインバータと、前記第１のインバータの出力をＡ
入力とし、前記１番目のラッチ回路の出力をＢ入力とし
て、前記符号付絶対値コードによるパラレル・データの
サインビットＩn を介して取込み、その一方を選択して
出力する第ｎ番目のセレクタと、前記第ｎ番目のセレク
タの出力を反転して出力する第２のインバータと、前記
第２のインバータの出力をＡ入力とし、前記第ｎ番目の
セレクタの出力をＢ入力として、所定の選択制御信号を
介して取込み、その内の一方を選択して、２の補数コー
ドによるシリアル・データとして出力する第（ｎ＋１）
番目のセレクタと、前記第ｎ番目のセレクタの出力と、
前記選択制御信号との論理積をとって出力する第１のＡ
ＮＤ回路と、前記ＬＯＡＤ信号の反転信号によりセット
され、前記第１のＡＮＤ回路の出力を、前記ＣＬＯＣＫ
信号を介してラッチするセット付ラッチ回路と、前記セ
ット付ラッチ回路の出力と、前記符号付絶対値コードに
よるパラレル・データのサインビットＩn との論理積を
とり、前記選択制御信号を出力する第２のＡＮＤ回路
と、を備えて構成される。
データ変換回路は、ｎビットの符号付絶対値コードによ
るパラレル・データＩn 、Ｉn-1 、Ｉn-2 、……、Ｉ1
を、２の補数コードによるシリアル・データに変換する
パラレル・シリアル・データ変換回路において、前記符
号付絶対値コードによるパラレル・データの内のビット
Ｉn-1 をＡ入力とし、接地レベルをＢ入力として、所定
のＬＯＡＤ信号の反転信号を介して取込み、その一方を
選択して出力する第（ｎ−１）番のセレクタと、前記第
（ｎ−１）番のセレクタの出力を、所定のＣＬＯＣＫ信
号を介してラッチする第（ｎ−１）番目のラッチ回路
と、前記符号付絶対値コードによるパラレル・データの
ビットＩi （ｉ＝ｎ−２、ｎ−３、……、３、２、１）
をＡ入力とし、第（ｉ＋１）番目のラッチ回路の出力を
Ｂ入力として前記ＬＯＡＤ信号の反転信号を介して取込
み、その一方を選択して出力する第ｉ番目のセレクタ
と、第ｉ番目のセレクタの出力を、前記ＣＬＯＣＫ信号
を介してラッチする第ｉ番目のラッチ回路と、前記１
（ｉ＝１）番目のラッチ回路の出力を反転して出力する
第１のインバータと、前記第１のインバータの出力をＡ
入力とし、前記１番目のラッチ回路の出力をＢ入力とし
て、前記符号付絶対値コードによるパラレル・データの
サインビットＩn を介して取込み、その一方を選択して
出力する第ｎ番目のセレクタと、前記第ｎ番目のセレク
タの出力を反転して出力する第２のインバータと、前記
第２のインバータの出力をＡ入力とし、前記第ｎ番目の
セレクタの出力をＢ入力として、所定の選択制御信号を
介して取込み、その内の一方を選択して、２の補数コー
ドによるシリアル・データとして出力する第（ｎ＋１）
番目のセレクタと、前記第ｎ番目のセレクタの出力と、
前記選択制御信号との論理積をとって出力する第１のＡ
ＮＤ回路と、前記ＬＯＡＤ信号の反転信号によりセット
され、前記第１のＡＮＤ回路の出力を、前記ＣＬＯＣＫ
信号を介してラッチするセット付ラッチ回路と、前記セ
ット付ラッチ回路の出力と、前記符号付絶対値コードに
よるパラレル・データのサインビットＩn との論理積を
とり、前記選択制御信号を出力する第２のＡＮＤ回路
と、を備えて構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ｎビ
ットの符号付絶対値コードによるパラレル・データ
Ｉ1 、………、Ｉn-2 、Ｉn-1 、Ｉn のサインビットで
あるＩn をＳＴＯＲＥ信号でラッチするラッチ１と、ｎ
ビットの符号付絶対値コードによるパラレル・データＩ
1、………、Ｉn-2 、Ｉn-1 、Ｉn の上位２ビット目の
Ｉn-1 をＡ入力とし、接地電位をＢ入力として、その何
れかをＳＴＯＲＥ信号によりセレクトするセレクタ２
n-1 と、ｎビットの符号付絶対値コードによるパラレル
・データＩ1 、………、Ｉn-2 、Ｉn-1 、Ｉn の上位２
ビットを除くＩ1 、……、Ｉn-2 をＡ入力とし、レジス
タ３1 、……、３n-1 の出力をＢ入力として、その何れ
かをＳＴＯＲＥ信号によりセレクトするセレクタ２1 、
……、２n-2 と、これらのセレクタ２1、……、２n-2
の出力をデータ入力として、ＳＴＯＲＥ信号とＬＯＡＤ
信号の和をとるＯＲ回路４の出力と、ＣＬＯＣＫ信号と
の積をとるＡＮＤ回路５の出力をＣ入力としてラッチ３
1 、……、３n-2 、３n-1 と、ラッチ３1 の出力を反転
するインバータ６の出力をＡ入力とし、ラッチ３1 の出
力をＢ入力として、その何れかをラッチ１の出力により
セレクトするセレクタ７と、セレクタ７の出力を反転す
るインバータ８の出力をＡ入力とし、セレクタ７の出力
をＢ入力として、その何れかをＡＮＤ回路１０の出力に
よりセレクトするセルクタ９と、ＡＮＤ回路１０の出力
とセレクタ７の出力との積をとるＡＮＤ回路１２の出力
をＤ入力とし、ＳＴＯＲＥ信号をセット信号とするセッ
ト付ラッチ１１と、ラッチ１の出力と、セット付ラッチ
１１の出力との積をとる前記ＡＮＤ回路１０とを備えて
構成される。
ク図である。図１に示されるように、本実施例は、ｎビ
ットの符号付絶対値コードによるパラレル・データ
Ｉ1 、………、Ｉn-2 、Ｉn-1 、Ｉn のサインビットで
あるＩn をＳＴＯＲＥ信号でラッチするラッチ１と、ｎ
ビットの符号付絶対値コードによるパラレル・データＩ
1、………、Ｉn-2 、Ｉn-1 、Ｉn の上位２ビット目の
Ｉn-1 をＡ入力とし、接地電位をＢ入力として、その何
れかをＳＴＯＲＥ信号によりセレクトするセレクタ２
n-1 と、ｎビットの符号付絶対値コードによるパラレル
・データＩ1 、………、Ｉn-2 、Ｉn-1 、Ｉn の上位２
ビットを除くＩ1 、……、Ｉn-2 をＡ入力とし、レジス
タ３1 、……、３n-1 の出力をＢ入力として、その何れ
かをＳＴＯＲＥ信号によりセレクトするセレクタ２1 、
……、２n-2 と、これらのセレクタ２1、……、２n-2
の出力をデータ入力として、ＳＴＯＲＥ信号とＬＯＡＤ
信号の和をとるＯＲ回路４の出力と、ＣＬＯＣＫ信号と
の積をとるＡＮＤ回路５の出力をＣ入力としてラッチ３
1 、……、３n-2 、３n-1 と、ラッチ３1 の出力を反転
するインバータ６の出力をＡ入力とし、ラッチ３1 の出
力をＢ入力として、その何れかをラッチ１の出力により
セレクトするセレクタ７と、セレクタ７の出力を反転す
るインバータ８の出力をＡ入力とし、セレクタ７の出力
をＢ入力として、その何れかをＡＮＤ回路１０の出力に
よりセレクトするセルクタ９と、ＡＮＤ回路１０の出力
とセレクタ７の出力との積をとるＡＮＤ回路１２の出力
をＤ入力とし、ＳＴＯＲＥ信号をセット信号とするセッ
ト付ラッチ１１と、ラッチ１の出力と、セット付ラッチ
１１の出力との積をとる前記ＡＮＤ回路１０とを備えて
構成される。
【００１２】また、図２に示されるのは、本実施例にお
ける入出力信号のタイミングチャートである。以下、図
１および図２を参照して本実施例の動作について説明す
る。
ける入出力信号のタイミングチャートである。以下、図
１および図２を参照して本実施例の動作について説明す
る。
【００１３】先ず、符号付絶対値コードによるパラレル
・データＩ1 、……、Ｉn-2 、Ｉn-1 、Ｉn が正のデー
タである場合には、サインビットＩn は、ＳＴＯＲＥ信
号によりラッチされ、ラッチ１に保存される。このサイ
ンビットＩn を除く他のデータＩ1 、……、Ｉn-2 、Ｉ
n-1 は、ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレ
クタ２1 、……、２n-2 、２n-1 においてＡ入力が選
択され、ＡＮＤ回路５の出力により、それぞれラッチ３
1 、……、３n-2 、３n-1 にラッチされる。そして、同
時にセット付ラッチ１１は、“Ｈ”レペルのＳＴＯＲＥ
信号を介してセットされる。また、ＳＴＯＲＥ信号が
“Ｌ”レベルになると、セレクタ２1 、……、２n-2 、
２n-1 においてはＢ入力が選択されて、これにより、ラ
ッチ３1 、……、３n-2 、３n-1 はカスケード接続され
る状態になる。但し、この場合に、ラッチ３n-1 に対す
る入力は接地電位となる。セレクタ７およびセレクタ９
においては、ラッチ１の出力が“Ｌ”レベルであり、従
ってＡＮＤ回路１０の出力も“Ｌ”レベルとなるため、
何れのセレクタにおいてもＢ入力が選択される。ここに
おいて、ＬＯＡＤ信号が“Ｈ”レベルになると、ＡＮＤ
回路５の出力としては、ＣＬＯＣＫ信号が出力されるた
めに、２の補数コードによるシリアル・データが、セレ
クタ９よりＬＳＢ Ｆｉｒｓｔにて出力される。
・データＩ1 、……、Ｉn-2 、Ｉn-1 、Ｉn が正のデー
タである場合には、サインビットＩn は、ＳＴＯＲＥ信
号によりラッチされ、ラッチ１に保存される。このサイ
ンビットＩn を除く他のデータＩ1 、……、Ｉn-2 、Ｉ
n-1 は、ＳＴＯＲＥ信号が“Ｈ”レベルの時には、セレ
クタ２1 、……、２n-2 、２n-1 においてＡ入力が選
択され、ＡＮＤ回路５の出力により、それぞれラッチ３
1 、……、３n-2 、３n-1 にラッチされる。そして、同
時にセット付ラッチ１１は、“Ｈ”レペルのＳＴＯＲＥ
信号を介してセットされる。また、ＳＴＯＲＥ信号が
“Ｌ”レベルになると、セレクタ２1 、……、２n-2 、
２n-1 においてはＢ入力が選択されて、これにより、ラ
ッチ３1 、……、３n-2 、３n-1 はカスケード接続され
る状態になる。但し、この場合に、ラッチ３n-1 に対す
る入力は接地電位となる。セレクタ７およびセレクタ９
においては、ラッチ１の出力が“Ｌ”レベルであり、従
ってＡＮＤ回路１０の出力も“Ｌ”レベルとなるため、
何れのセレクタにおいてもＢ入力が選択される。ここに
おいて、ＬＯＡＤ信号が“Ｈ”レベルになると、ＡＮＤ
回路５の出力としては、ＣＬＯＣＫ信号が出力されるた
めに、２の補数コードによるシリアル・データが、セレ
クタ９よりＬＳＢ Ｆｉｒｓｔにて出力される。
【００１４】次に、符号付絶対値コードによるパラレル
・データＩ1 、……、Ｉn-2 、Ｉn-1 、Ｉn が負のデー
タである場合には、サインビットＩn は“Ｈ”レベルで
あり、サインビットＩn は、ＳＴＯＲＥ信号によりラッ
チされ、ラッチ１に保存される。このサインビットＩn
を除く他のデータＩ1 、……、Ｉn-2 、Ｉn-1 は、ＳＴ
ＯＲＥ信号が“Ｈ”レベルの時には、セレクタ２1 、…
…、２n-2 、２n-1においてＡ入力が選択され、ＡＮ
Ｄ回路５の出力により、それぞれラッチ３1 、……、３
n-2 、３n-1 にラッチされる。そして、同時にセット付
ラッチ１１は、ＳＴＯＲＥ信号を介してセットされる。
また、ＳＴＯＲＥ信号が“Ｌ”レベルになると、セレク
タ２1 、……、２n-2 、２n-1 においてはＢ入力が選択
されて、これにより、ラッチ３1 、……、３n-2 、３
n-1 はカスケード接続される状態になる。但し、この場
合に、ラッチ３n-1 に対する入力は接地電位となる。セ
レクタ７においては、ラッチ１の出力が“Ｈ”レベルで
あるため、Ａ入力が選択されて出力される。ここにおい
て、ＬＯＡＤ信号が“Ｈ”レベルになると、ラッチ３1
の出力は全て反転されてセレクタ７より出力される。ま
た、ＡＮＤ回路１０は、ラッチ１の出力が“Ｈ”レベル
であるために、その出力レベルはセット付ラッチ１１の
出力レベルに依存する状態となる。一方、セット付ラッ
チ１１は当初はセットされた状態にあって、その出力は
“Ｈ”レベルとなっており、従って、ＡＮＤ回路１０の
出力レベルは、当初においては“Ｈ”レベルとなってお
り、これにより、セレクタ９においては、Ａ入力が選択
されて出力される。
・データＩ1 、……、Ｉn-2 、Ｉn-1 、Ｉn が負のデー
タである場合には、サインビットＩn は“Ｈ”レベルで
あり、サインビットＩn は、ＳＴＯＲＥ信号によりラッ
チされ、ラッチ１に保存される。このサインビットＩn
を除く他のデータＩ1 、……、Ｉn-2 、Ｉn-1 は、ＳＴ
ＯＲＥ信号が“Ｈ”レベルの時には、セレクタ２1 、…
…、２n-2 、２n-1においてＡ入力が選択され、ＡＮ
Ｄ回路５の出力により、それぞれラッチ３1 、……、３
n-2 、３n-1 にラッチされる。そして、同時にセット付
ラッチ１１は、ＳＴＯＲＥ信号を介してセットされる。
また、ＳＴＯＲＥ信号が“Ｌ”レベルになると、セレク
タ２1 、……、２n-2 、２n-1 においてはＢ入力が選択
されて、これにより、ラッチ３1 、……、３n-2 、３
n-1 はカスケード接続される状態になる。但し、この場
合に、ラッチ３n-1 に対する入力は接地電位となる。セ
レクタ７においては、ラッチ１の出力が“Ｈ”レベルで
あるため、Ａ入力が選択されて出力される。ここにおい
て、ＬＯＡＤ信号が“Ｈ”レベルになると、ラッチ３1
の出力は全て反転されてセレクタ７より出力される。ま
た、ＡＮＤ回路１０は、ラッチ１の出力が“Ｈ”レベル
であるために、その出力レベルはセット付ラッチ１１の
出力レベルに依存する状態となる。一方、セット付ラッ
チ１１は当初はセットされた状態にあって、その出力は
“Ｈ”レベルとなっており、従って、ＡＮＤ回路１０の
出力レベルは、当初においては“Ｈ”レベルとなってお
り、これにより、セレクタ９においては、Ａ入力が選択
されて出力される。
【００１５】即ち、ＡＮＤ回路５より出力されるＣＬＯ
ＣＫ信号を介して、ラッチ３1 より出力されるデータ
は、インバータ６およびセレクタ７を経由して反転して
出力され、そして次の周期のＣＬＯＣＫ信号を介して、
セレクタ９においては、一周期前のＣＬＯＣＫ信号によ
り選択されたセット信号（ＡＮＤ回路１０の出力）と、
セレクタ７の出力とのＡＮＤ回路１２による積により決
められる値がセット付ラッチ１１より読出され、ＡＮＤ
回路１０を介してセレクタ９のＳ端子に入力されて、Ａ
入力またはＢ入力が選択されて出力される。
ＣＫ信号を介して、ラッチ３1 より出力されるデータ
は、インバータ６およびセレクタ７を経由して反転して
出力され、そして次の周期のＣＬＯＣＫ信号を介して、
セレクタ９においては、一周期前のＣＬＯＣＫ信号によ
り選択されたセット信号（ＡＮＤ回路１０の出力）と、
セレクタ７の出力とのＡＮＤ回路１２による積により決
められる値がセット付ラッチ１１より読出され、ＡＮＤ
回路１０を介してセレクタ９のＳ端子に入力されて、Ａ
入力またはＢ入力が選択されて出力される。
【００１６】なお、セレクタ９におけるＡ入力／Ｂ入力
の選択は、下位ビットからのキャリーを加算するか否か
の選択により行われ、加算する時にはデータを反転させ
ることになる（１周期前のＣＬＯＣＫ信号でキャリーの
加算を実施しつつ、且つキャリーの加算後の演算結果が
“Ｈ”レベルの時の状態を示す）。
の選択は、下位ビットからのキャリーを加算するか否か
の選択により行われ、加算する時にはデータを反転させ
ることになる（１周期前のＣＬＯＣＫ信号でキャリーの
加算を実施しつつ、且つキャリーの加算後の演算結果が
“Ｈ”レベルの時の状態を示す）。
【００１７】上記のようにして、セレクタ９より、ＬＳ
Ｂ Ｆｉｒｓｔの２の補数コードによるシリアル・デー
タが、ＣＬＯＣＫ信号に同期して出力される。
Ｂ Ｆｉｒｓｔの２の補数コードによるシリアル・デー
タが、ＣＬＯＣＫ信号に同期して出力される。
【００１８】なお、符号付絶対値コードによるパラレル
・データを２の補数コードによるシリアル・データに変
換する場合には、サインビット・データとサインビット
を除くデータとの扱いが異なってくる。本発明の第１の
実施例においては、負のデータの場合に、ラッチ３1 か
らシリアルに出力されるデータが、サインビットを含め
てセレクタ７において反転してしまうことを防止するた
めに、ラッチ３n-1 に０を挿入することにより、シリア
ル出力されるデータがサインビットであるか否かの判定
を行うことなくデータ変換を行うことができるようにし
ている点が特徴となっている。
・データを２の補数コードによるシリアル・データに変
換する場合には、サインビット・データとサインビット
を除くデータとの扱いが異なってくる。本発明の第１の
実施例においては、負のデータの場合に、ラッチ３1 か
らシリアルに出力されるデータが、サインビットを含め
てセレクタ７において反転してしまうことを防止するた
めに、ラッチ３n-1 に０を挿入することにより、シリア
ル出力されるデータがサインビットであるか否かの判定
を行うことなくデータ変換を行うことができるようにし
ている点が特徴となっている。
【００１９】次に、本発明の第２の実施例について説明
する。第２の実施例は、ＳＴＯＲＥ信号が与えられない
場合に対応して構成されるパラレル・シリアル・データ
変換回路の実施例である。
する。第２の実施例は、ＳＴＯＲＥ信号が与えられない
場合に対応して構成されるパラレル・シリアル・データ
変換回路の実施例である。
【００２０】図３は本実施例を示すブロック図であり、
ＬＯＡＤ信号の最低１ＣＬＯＣＫ手前においてパラレル
・データが確定し、ＬＯＡＤ信号が“Ｈ”レベルの期間
中パラレル・データが確定している場合を示している。
図３に示されるように、ｎビットの符号付絶対値コード
によるパラレル・データＩ1 、………、Ｉn-2 、
Ｉn-1 、Ｉn の内より、サインビットＩn を除くＩ1 、
………、Ｉn-2 、Ｉn-1 をＡ入力とするセレクタ２
０1 、……、２０n-2 、２０n-1 の出力を、ＣＬＯＣＫ
信号を介してラッチするとともに、その出力をインバー
タ２３によるＬＯＡＤ信号の反転信号を介して、それぞ
れ対応する前記セレクタ２０1 、……、２０n-2 に対す
るＢ入力として帰還させるラッチ２１2 、……、２１
n-2 、２１n-1 とを備えて構成され、且つ、前述の第１
の実施例の場合と同一構成のラッチ２１1 、インバータ
２４、セレクタ２５、インバータ２６、セレクタ２７、
ＡＮＤ回路２８および３０、そしてセット付セレクタ２
９を含む回路構成を備えている。
ＬＯＡＤ信号の最低１ＣＬＯＣＫ手前においてパラレル
・データが確定し、ＬＯＡＤ信号が“Ｈ”レベルの期間
中パラレル・データが確定している場合を示している。
図３に示されるように、ｎビットの符号付絶対値コード
によるパラレル・データＩ1 、………、Ｉn-2 、
Ｉn-1 、Ｉn の内より、サインビットＩn を除くＩ1 、
………、Ｉn-2 、Ｉn-1 をＡ入力とするセレクタ２
０1 、……、２０n-2 、２０n-1 の出力を、ＣＬＯＣＫ
信号を介してラッチするとともに、その出力をインバー
タ２３によるＬＯＡＤ信号の反転信号を介して、それぞ
れ対応する前記セレクタ２０1 、……、２０n-2 に対す
るＢ入力として帰還させるラッチ２１2 、……、２１
n-2 、２１n-1 とを備えて構成され、且つ、前述の第１
の実施例の場合と同一構成のラッチ２１1 、インバータ
２４、セレクタ２５、インバータ２６、セレクタ２７、
ＡＮＤ回路２８および３０、そしてセット付セレクタ２
９を含む回路構成を備えている。
【００２１】次に動作について説明する。図４は、入出
力信号のタイミング図である。以下、第１の実施例と対
比して説明する。第１の実施例においては、図１に見ら
れるように、ｎビットの符号付絶対値コードによるパラ
レル・データＩ1 、………、Ｉn-2 、Ｉn-1 、Ｉn の内
の、サインビットＩn を除くパラレル・データＩ1 、…
……、Ｉn-2 、Ｉn-1 をＳＴＯＲＥ信号によりラッチし
ているが、本実施例においては、ＬＯＡＤ信号が“Ｌ”
レベルの期間中ＣＬＯＣＫ信号によりラッチが行われ
る。前述の第１の実施例の場合と同一構成のラッチ２１
1 、インバータ２４、セレクタ２５、インバータ２６、
セレクタ２７、ＡＮＤ回路２８および３０、そしてセッ
ト付セレクタ２９を含む回路構成における動作について
は、第１の実施例の場合と同様であり、説明は省略す
る。
力信号のタイミング図である。以下、第１の実施例と対
比して説明する。第１の実施例においては、図１に見ら
れるように、ｎビットの符号付絶対値コードによるパラ
レル・データＩ1 、………、Ｉn-2 、Ｉn-1 、Ｉn の内
の、サインビットＩn を除くパラレル・データＩ1 、…
……、Ｉn-2 、Ｉn-1 をＳＴＯＲＥ信号によりラッチし
ているが、本実施例においては、ＬＯＡＤ信号が“Ｌ”
レベルの期間中ＣＬＯＣＫ信号によりラッチが行われ
る。前述の第１の実施例の場合と同一構成のラッチ２１
1 、インバータ２４、セレクタ２５、インバータ２６、
セレクタ２７、ＡＮＤ回路２８および３０、そしてセッ
ト付セレクタ２９を含む回路構成における動作について
は、第１の実施例の場合と同様であり、説明は省略す
る。
【００２２】以上にように、本実施例においては、前述
の第１の実施例の場合とは動作は異なるが、符号付絶対
値コードによるパラレル・データを２の補数コードによ
るシリアル・データに変換する場合には、同等に作用す
るので、符号付絶対値コードによるパラレル・データ
は、ＬＳＢ Ｆｉｒｓｔの２の補数コードによるシリア
ル・データに変換される。
の第１の実施例の場合とは動作は異なるが、符号付絶対
値コードによるパラレル・データを２の補数コードによ
るシリアル・データに変換する場合には、同等に作用す
るので、符号付絶対値コードによるパラレル・データ
は、ＬＳＢ Ｆｉｒｓｔの２の補数コードによるシリア
ル・データに変換される。
【００２３】
【発明の効果】以上説明したように、本発明は、変換す
るデータのビット数分の不一致検出回路とアダーとを、
ラッチとセット付ラッチ各１個と、セレクタおよびＡＮ
Ｄ回路とインバータとを各２個に置換えることにより、
特に、多ビットのデータを扱う場合に回路規模を小さく
することができるという効果がある。
るデータのビット数分の不一致検出回路とアダーとを、
ラッチとセット付ラッチ各１個と、セレクタおよびＡＮ
Ｄ回路とインバータとを各２個に置換えることにより、
特に、多ビットのデータを扱う場合に回路規模を小さく
することができるという効果がある。
【図１】本発明の第１の一実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における各信号のタイミング図で
ある。
ある。
【図３】本発明の第２の一実施例を示すブロック図であ
る。
る。
【図４】第２の実施例における各信号のタイミング図で
ある。
ある。
【図５】従来例を示すブロック図である。
【図６】従来例における各信号のタイミング図である。
１、３1 〜３n-1 、２１1 〜２１n-1 、４３1 〜４３n
ラッチ ２1 〜２n-1 、７、９、２０1 〜２０n-1 ２５、２７、
４２1 〜４２n-1セレクタ ４、４４ ＯＲ回路 ５、１０、１２、２８、３０、４５ ＡＮＤ回路 ６、８、２３、２４、２６ インバータ １１、２９ セット付ラッチ ４０1 〜４０n-1 不一致検出回路 ４１1 〜４１n-1 アダー
ラッチ ２1 〜２n-1 、７、９、２０1 〜２０n-1 ２５、２７、
４２1 〜４２n-1セレクタ ４、４４ ＯＲ回路 ５、１０、１２、２８、３０、４５ ＡＮＤ回路 ６、８、２３、２４、２６ インバータ １１、２９ セット付ラッチ ４０1 〜４０n-1 不一致検出回路 ４１1 〜４１n-1 アダー
Claims (2)
- 【請求項１】 ｎ（正整数）ビットの符号付絶対値コー
ドによるパラレル・データＩn 、Ｉn-1 、Ｉn-2 、…
…、Ｉ1 を、２の補数コードによるシリアル・データに
変換するパラレル・シリアル・データ変換回路におい
て、 前記符号付絶対値コードによるパラレル・データのサイ
ンビットＩn を、所定のＳＴＯＲＥ信号を介してラッチ
する第ｎ番目のラッチ回路と、 前記符号付絶対値コードによるパラレル・データの内の
ビットＩn-1 をＡ入力とし、接地レベルをＢ入力として
前記ＳＴＯＲＥ信号を介して取込み、その一方を選択し
て出力する第（ｎ−１）番のセレクタと、 前記第（ｎ−１）番のセレクタの出力を、前記ＳＴＯＲ
Ｅ信号と所定のＬＯＡＤ信号の論理和出力と、所定のＣ
ＬＯＣＫ信号との論理積出力を介してラッチする第（ｎ
−１）番目のラッチ回路と、 前記符号付絶対値コードによるパラレル・データのビッ
トＩi （ｉ＝ｎ−２、ｎ−３、……、３、２、１）をＡ
入力とし、第（ｉ＋１）番目のラッチ回路の出力をＢ入
力として前記ＳＴＯＲＥ信号を介して取込み、その内の
一方を選択して出力する第ｉ番目のセレクタと、 第ｉ番目のセレクタの出力を、前記ＳＴＯＲＥ信号と所
定のＬＯＡＤ信号の論理和出力と、所定のＣＬＯＣＫ信
号との論理積出力を介してラッチする第ｉ番目のラッチ
回路と、 前記１（ｉ＝１）番目のラッチ回路の出力を反転して出
力する第１のインバータと、 前記第１のインバータの出力をＡ入力とし、前記１番目
のラッチ回路の出力をＢ入力として、前記第ｎ番目のラ
ッチ回路の出力を介して取込み、その内の一方を選択し
て出力する第ｎ番目のセレクタと、 前記ｎ番目のセレクタの出力を反転して出力する第２の
インバータと、 前記第２のインバータの出力をＡ入力とし、前記第ｎ番
目のセレクタの出力をＢ入力として、所定の選択制御信
号を介して取込み、その内の一方を選択して、２の補数
コードによるシリアル・データとして出力する第（ｎ＋
１）番目のセレクタと、 前記第ｎ番目のセレクタの出力と、前記選択制御信号と
の論理積をとって出力する第１のＡＮＤ回路と、 前記ＳＴＯＲＥ信号によりセットされ、前記第１のＡＮ
Ｄ回路の出力を、前記ＳＴＯＲＥ信号と所定のＬＯＡＤ
信号の論理和出力と、所定のＣＬＯＣＫ信号との論理積
出力を介してラッチするセット付ラッチ回路と、 前記セット付ラッチ回路の出力と、前記第ｎ番目のラッ
チ回路の出力との論理積をとり、前記選択制御信号を出
力する第２のＡＮＤ回路と、 を備えることを特徴とするパラレル・シリアル・データ
変換回路。 - 【請求項２】 ｎ（正整数）ビットの符号付絶対値コー
ドによるパラレル・データＩn 、Ｉn-1 、Ｉn-2 、…
…、Ｉ1 を、２の補数コードによるシリアル・データに
変換するパラレル・シリアル・データ変換回路におい
て、 前記符号付絶対値コードによるパラレル・データの内の
ビットＩn-1 をＡ入力とし、接地レベルをＢ入力とし
て、所定のＬＯＡＤ信号の反転信号を介して取込み、そ
の一方を選択して出力する第（ｎ−１）番のセレクタ
と、 前記第（ｎ−１）番のセレクタの出力を、所定のＣＬＯ
ＣＫ信号を介してラッチする第（ｎ−１）番目のラッチ
回路と、 前記符号付絶対値コードによるパラレル・データのビッ
トＩi （ｉ＝ｎ−２、ｎ−３、……、３、２、１）をＡ
入力とし、第（ｉ＋１）番目のラッチ回路の出力をＢ入
力として前記ＬＯＡＤ信号の反転信号を介して取込み、
その一方を選択して出力する第ｉ番目のセレクタと、 第ｉ番目のセレクタの出力を、前記ＣＬＯＣＫ信号を介
してラッチする第ｉ番目のラッチ回路と、 前記１（ｉ＝１）番目のラッチ回路の出力を反転して出
力する第１のインバータと、 前記第１のインバータの出力をＡ入力とし、前記１番目
のラッチ回路の出力をＢ入力として、前記符号付絶対値
コードによるパラレル・データのサインビットＩn を介
して取込み、その一方を選択して出力する第ｎ番目のセ
レクタと、 前記第ｎ番目のセレクタの出力を反転して出力する第２
のインバータと、 前記第２のインバータの出力をＡ入力とし、前記第ｎ番
目のセレクタの出力をＢ入力として、所定の選択制御信
号を介して取込み、その内の一方を選択して、２の補数
コードによるシリアル・データとして出力する第（ｎ＋
１）番目のセレクタと、 前記第ｎ番目のセレクタの出力と、前記選択制御信号と
の論理積をとって出力する第１のＡＮＤ回路と、 前記ＬＯＡＤ信号の反転信号によりセットされ、前記第
１のＡＮＤ回路の出力を、前記ＣＬＯＣＫ信号を介して
ラッチするセット付ラッチ回路と、 前記セット付ラッチ回路の出力と、前記符号付絶対値コ
ードによるパラレル・データのサインビットＩn との論
理積をとり、前記選択制御信号を出力する第２のＡＮＤ
回路と、 を備えることを特徴とするパラレル・シリアル・データ
変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209909A JP2766133B2 (ja) | 1992-08-06 | 1992-08-06 | パラレル・シリアル・データ変換回路 |
| US08/101,922 US5379038A (en) | 1992-08-06 | 1993-08-04 | Parallel-serial data converter |
| EP93112655A EP0582311B1 (en) | 1992-08-06 | 1993-08-06 | Parallel-serial data converter |
| DE69326923T DE69326923T2 (de) | 1992-08-06 | 1993-08-06 | Parallel-Serien-Umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209909A JP2766133B2 (ja) | 1992-08-06 | 1992-08-06 | パラレル・シリアル・データ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661871A JPH0661871A (ja) | 1994-03-04 |
| JP2766133B2 true JP2766133B2 (ja) | 1998-06-18 |
Family
ID=16580664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209909A Expired - Fee Related JP2766133B2 (ja) | 1992-08-06 | 1992-08-06 | パラレル・シリアル・データ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5379038A (ja) |
| EP (1) | EP0582311B1 (ja) |
| JP (1) | JP2766133B2 (ja) |
| DE (1) | DE69326923T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563594A (en) * | 1994-08-31 | 1996-10-08 | Motorola | Circuit and method of timing data transfers |
| JP3016354B2 (ja) * | 1996-01-31 | 2000-03-06 | 日本電気株式会社 | マルチプレクサ回路 |
| US6049236A (en) * | 1997-11-17 | 2000-04-11 | Lucent Technologies Inc. | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies |
| US5982309A (en) * | 1998-01-09 | 1999-11-09 | Iowa State University Research Foundation, Inc. | Parallel-to-serial CMOS data converter with a selectable bit width mode D flip-flop M matrix |
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
| WO2019225576A1 (ja) * | 2018-05-22 | 2019-11-28 | 日本電気株式会社 | 信号処理装置、方法、プログラム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631464A (en) * | 1969-03-21 | 1971-12-28 | Singer General Precision | Digital parallel to serial converter |
| US3914590A (en) * | 1974-11-04 | 1975-10-21 | Gen Electric | Serial two{3 s complementer |
| JPS55141823A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Data read-out circuit |
| US4218758A (en) * | 1978-06-30 | 1980-08-19 | International Business Machines Corporation | Parallel-to-serial binary data converter with multiphase and multisubphase control |
| JPS57116424A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Parallel-to-serial converting circuit |
| US4377806A (en) * | 1981-05-13 | 1983-03-22 | International Business Machines Corporation | Parallel to serial converter |
| JPS6156520A (ja) * | 1984-08-27 | 1986-03-22 | Nec Corp | コ−ド変換回路 |
| JP2504568B2 (ja) * | 1989-06-20 | 1996-06-05 | 富士通株式会社 | 信号生成回路 |
-
1992
- 1992-08-06 JP JP4209909A patent/JP2766133B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-04 US US08/101,922 patent/US5379038A/en not_active Expired - Fee Related
- 1993-08-06 EP EP93112655A patent/EP0582311B1/en not_active Expired - Lifetime
- 1993-08-06 DE DE69326923T patent/DE69326923T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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