JPH08102657A

JPH08102657A - 並列データカウンタ回路

Info

Publication number: JPH08102657A
Application number: JP6261734A
Authority: JP
Inventors: Hiroshi Nagai; 博永井
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-16
Also published as: US5619437A

Abstract

(57)【要約】【目的】並列データ数やカウント数の増加に対して回
路規模の僅かな増加で回路を実現できる並列データカウ
ンタ回路を提供する。【構成】加算回路１・２は入力されたｎ本の並列デー
タの内の２本づつを加算してキャリー信号１Ａ，２Ａと
加算結果である保持データ１Ｂ，２Ｂを出力する。加算
回路３は加算回路１・２から出力された２本のキャリー
信号を加算し、キャリー信号３Ａと加算結果である保持
データ３Ｂを出力する。カウンタ回路４は最終的に１本
となったキャリー信号３Ａを計数し、カウント結果とし
ての保持データ４Ａを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、並列データカウンタ
回路に関するものであり、特に、クロックに同期して発
生される並列データ中の１または０の数の総数を計数す
る並列データカウンタ回路に関するものである。

【０００２】

【従来の技術】次に、並列データカウンタ回路の従来例
を図６に示す。図６は、４本の並列データの１の数を計
数する並列データカウンタ回路であり、４つのｍビット
カウンタ回路６〜９を用いて構成される。ｍビットカウ
ンタ回路６〜９は並列データ入力端子２０〜２３をそれ
ぞれ有し、入力側にはそれぞれクロック端子３０、保持
信号入力端子４０、リセット端子５０が接続されてい
る。また、ｍビットカウンタ回路６〜９の出力側には、
保持データ出力端子７０〜７３が接続されている。

【０００３】ｍビットカウンタ回路６〜９としては、例
えば図７のように、ｍビットカウンタ２００、保持回路
２０１から構成されるものが用いられる。ここで、ｍビ
ットカウンタ２００にはデータ入力端子２２０とクロッ
ク入力端子２３０とリセット端子２５０が、また保持回
路には保持信号入力端子２４０と保持データ出力端子２
７０がそれぞれ接続されている。

【０００４】図７のｍビットカウンタ回路において、ｍ
ビットカウンタ２００は、データ入力端子２２０から入
力されたデータ２２０Ａを制御信号として、クロック端
子２３０より入力されたクロック２３０Ａによりカウン
トを行う。ここで、ｍビットカウンタ２００はデータ２
２０Ａが”１”の時、クロック２３０Ａでカウントアッ
プする制御構成であるとする。このｍビットカウンタ２
００における計数値２００Ａは、保持回路２０１へ入力
される。

【０００５】そして保持回路２０１は、ある時刻の計数
値を読み出すために保持信号端子２４０へ入力された信
号２４０Ａにより、計数値２００Ａを保持し、出力信号
２７０Ａとして保持データ出力端子２７０より出力され
る。なお、リセット端子２５０にリセット信号２５０Ａ
を入力することによって、ｍビットカウンタ２００は初
期化される。

【０００６】次に、図６の従来の並列データカウンタ回
路の動作を説明する。データ入力端子２０〜２３へ入力
された４本の並列データ２０Ａ〜２３Ａは、それぞれｍ
ビットカウンタ回路６〜９のデータ入力端子へ入力され
る。ｍビットカウンタ回路６〜９はそれぞれの並列デー
タ２０Ａ〜２３Ａにより制御され、クロック入力端子３
０から入力されたクロック３０Ａにより計数を行う。

【０００７】ここで、並列データカウンタ回路のある時
刻における計数結果を読み出す場合は、保持信号入力端
子４０へクロック３０Ａに同期した信号４０Ａを入力す
る。信号４０Ａは、ｍビットカウンタ回路６〜９の保持
信号入力端子へ入力される。するとｍビットカウンタ回
路６〜９はそれぞれ、その時刻の計数値を保持し、保持
データ６Ａ〜９Ａを出力する。これら保持データ６Ａ〜
９Ａは、保持データ出力端子７０〜７３から出力され
る。なお、リセット端子５０にリセット信号５０Ａを入
力することで、各ｍビットカウンタ回路６〜９が初期化
され、これにより図６の並列データカウンタ回路の初期
化がなされる。

【０００８】次に、この並列データカウンタ回路におけ
る全計数値を、上記の保持データから算出する手順を説
明する。ある時刻の保持データ６Ａ〜９Ａは、４本の並
列データ２０Ａ〜２３Ａのそれぞれの計数値である。し
たがって、並列データカウンタ回路における全計数値
は、６Ａ＋７Ａ＋８Ａ＋９Ａとなる。

【０００９】なお、図６は４並列データカウンタ回路の
従来例であるが、ｎ並列データカウンタ回路では、ｎ本
のデータごとにｍビットカウンタ回路をｎ個備えること
で実現される。また、その時の全計数値は、各ｍビット
カウンタ回路の計数値をＸ_nとすれば、ΣＸ_nで表され
る。

【００１０】

【発明が解決しようとする課題】ところで、従来の並列
データカウンタ回路では、全データ列中の計数を実現す
るために並列データ数ｎに応じたｎ個のカウンタ回路を
備える必要がある。このため、計数する並列データ数ｎ
に比例してカウンタ回路が増えて、回路規模が増大する
という問題がある。

【００１１】また、カウンタ回路におけるカウント数を
増やしたい場合には、各カウンタ回路のビット数ｍを増
やす必要がある。そしてこのように各カウンタ回路のビ
ット数ｍを増加させると、並列データカウンタ回路全体
においては並列データ数ｎによりｎ倍された回路規模の
増大を招くという問題もある。

【００１２】この発明は、並列データ数やカウント数が
増加した場合でも回路規模の僅かな増加で対応できる並
列データカウンタ回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するた
め、この発明では、並列データ中の１または０の数の総
数を計数する並列データカウンタ回路において、並列デ
ータの２つごとのデータを加算してそれぞれキャリー信
号を出力する第１の加算手段と、第１の加算手段から出
力されたキャリー信号を２本づつ加算してそれぞれキャ
リー信号を出力する第２の加算手段と、…、第ｋ−１の
加算手段から出力されたキャリー信号を２本づつ加算し
てそれぞれキャリー信号を出力する第ｋの加算手段と、
第ｋの加算手段から出力された最終的に１本となったキ
ャリー信号を計数するカウンタ手段とを備える。

【００１４】ここで、第１の加算手段は並列データの２
つごとのデータを加算してそれぞれ１本の加算結果と１
本のキャリー信号を出力し、第２〜第ｋの加算手段はキ
ャリー信号を２本づつ加算してそれぞれ１本の加算結果
と１本のキャリー信号を出力するものである。また、上
記のｋは、並列データ数ｎの時、２^k-1＜ｎ≦２^kを満
たす整数である。更に、第１〜第ｋ−１の加算手段は、
並列データ数またはキャリー信号数が奇数の場合におい
てデータまたはキャリー信号を時系列的に加算する加算
回路を有する。

【００１５】

【作用】この発明の並列データカウンタ回路では、並列
データ数ｎを計数する場合において、第１の加算手段
は、ｎ本の並列データの隣り合った２本ごとの加算を行
う。そして第１の加算手段は、上記の２本ごとの加算の
結果、それぞれ１本の加算結果と１本のキャリー信号を
出力する。次に第２の加算手段は、第１の加算手段から
出力されるキャリー信号の隣り合った２本ごとの加算を
行う。また第３の加算手段は、第２の加算手段から出力
されるキャリー信号の隣り合った２本ごとの加算を行
う。このように第１〜ｋの加算手段により並列データあ
るいはキャリー信号の加算を順次行い、最終的に１本と
なったキャリー信号をカウンタ手段において計数する。
なお、上記の並列データ数ｎが２のべき乗の場合、第１
の加算手段からはｎ／２本のキャリー信号が、また第２
の加算手段からはｎ／４本のキャリー信号が、それぞれ
出力される。

【００１６】そして、この発明では、従来例のように並
列データ数に応じた数のカウンタ回路を並列に設ける必
要がなく、このため並列データ数に比例して回路規模が
増大することがない。

【００１７】またこのように並列数に依存せずに１つの
カウンタ手段で並列データカウンタ回路を実現すること
で、最大カウント数が増減した場合でも、１つのカウン
タ手段のビット数増減で対応できる。

【００１８】

【実施例】次に、この発明の並列データカウンタ回路の
実施例を図１に示す。図１は、加算回路１と２からなる
第１の加算手段と、加算回路３からなる第２の加算手段
およびｍビットカウンタ回路４からなるカウンタ手段か
ら構成される。また、図１で、２０〜２３は並列データ
端子、３０はクロック端子、４０〜４２は保持信号端
子、５０はリセット端子、６０〜６２は保持データ出力
端子である。

【００１９】図１は、並列数が２のべき乗である４並列
されたデータの１の数を計数する４並列データカウンタ
回路の例を示したものである。またこの実施例におい
て、ｍビットカウンタ回路４は、従来例のものと同じ構
成であるため、その詳しい説明は省略する。

【００２０】つぎに、図１の実施例の基本構成回路であ
る加算回路１〜３の構成例を図２に示す。図２で、この
加算回路は、加算器であるフルアダー１００と、リセッ
ト付きＤＦＦ１０１・１０２および保持回路１０３等か
ら構成される。また、図２において、１２０と１２１は
データ入力端子、１３０はクロック端子、１４０は保持
信号端子、１５０はリセット端子、１７０はキャリー出
力端子、１６０は保持データ出力端子である。

【００２１】図２で、データ入力端子１２０と１２１へ
入った２本の並列データ１２０Ａ・１２１Ａは、前段階
の加算結果１０２Ａとともに、フルアダー１００に入力
される。フルアダー１００は、これら並列データ１２０
Ａと１２１Ａ並びに加算結果１０２Ａの加算を行う。そ
して、加算結果が２以上の場合には、桁上がり信号であ
るキャリー信号１００Ａを出力する。キャリー信号１０
０Ａは、ＤＦＦ１０１に入力される。ＤＦＦ１０１は、
このキャリー信号１００Ａを、クロック端子１３０に入
力されたクロック信号１３０Ａによってリタイミングし
て、キャリーデータ１０１Ａを出力する。このキャリー
データ１０１Ａは、キャリー出力端子１７０より出力さ
れる。

【００２２】また、フルアダー１００は、加算結果が１
または３の場合には、加算結果として１００Ｂを出力す
る。加算結果１００Ｂは、クロック信号１３０Ａにより
ＤＦＦ１０２でリタイミングされる。ＤＦＦ１０２によ
ってリタイミングされた加算結果１０２Ａは、前段階の
加算結果として次の並列データ１２０Ａ、１２１Ａと加
算するために、フルアダー１００に入力される。

【００２３】また、加算結果１０２Ａは、保持回路１０
３にも入力される。保持回路１０３は、ある時刻の計数
結果を読み出すために保持信号端子１４０に入力された
信号１４０Ａにより、現状の加算結果１０２Ａを保持し
て加算信号１０３Ａを出力する。加算信号１０３Ａは、
出力端子１６０より出力される。なお、リセット端子１
５０にリセット信号１５０Ａを入力することで、ＤＦＦ
１０１・ＤＦＦ１０２は初期化される。

【００２４】次に、図１の４並列データカウンタ回路の
実施例の動作を説明する。データ入力端子２０〜２３に
入力された４本の並列データ２０Ａ〜２３Ａは、それぞ
れ２本づつ並列２０Ａと２１Ａは加算回路１へ入力さ
れ、並列データ２２Ａと２３Ａは加算回路２へ入力され
る。そして第１の加算手段を構成する加算回路１では、
並列データ２０Ａと２１Ａを加算する。加算を行った結
果、キャリーが発生する場合、加算回路１は、クロック
端子３０へ入力されたクロック信号３０Ａによりリタイ
ミングされたキャリー信号１Ａを発生する。加算回路２
においても同様に、並列データ２２Ａと２３Ａを加算
し、またキャリーが発生する場合にはキャリー信号２Ａ
を発生する。

【００２５】加算回路１と加算回路２のキャリー信号１
Ａと２Ａは、第２の加算手段を構成する加算回路３へ入
力される。加算回路３では、キャリー信号１Ａと２Ａを
入力データとして加算を行い、キャリーが発生する場
合、クロック３０Ａでリタイミングされたキャリー信号
３Ａを発生する。キャリー信号３Ａは、カウンタ回路４
に入力される。カウンタ回路４は、キャリー信号１Ａの
状態によりクロック３０Ａをカウントする。

【００２６】ここで、この並列データカウント回路にお
いて、ある時刻における計数結果を読み出す場合は、ま
ず最初に、保持信号端子４０よりクロック信号３０Ａに
同期した保持信号４０Ａを入力する。この保持信号４０
Ａにより、第１の加算手段を構成する加算回路１・２
は、その時の加算回路内部の加算結果を保持し、第１の
加算手段の加算結果として保持データ１Ｂと２Ｂを発生
する。これら保持データ１Ｂと２Ｂは、保持データ出力
端子６０より出力される。

【００２７】次に、保持信号端子４１より、次のクロッ
ク信号３０Ａに同期した保持信号４１Ａを入力する。こ
の保持信号４１Ａにより、第２の加算手段である加算回
路３は、その時の加算回路内部の加算結果を保持し、第
２の加算回路の加算結果として保持データ３Ｂを発生す
る。この保持データ３Ｂは保持データ出力端子６１より
出力される。

【００２８】さらに、保持信号端子４２より、次のクロ
ック信号３０Ａに同期した保持信号４２Ａを入力する。
この保持信号４２Ａにより、カウンタ回路４はその時の
カウント値を保持し、カウンタのカウント結果として保
持データ４Ａを発生する。この保持データ４Ａは、保持
データ出力端子６２より出力される。なお、この実施例
の並列データカウンタ回路を初期化する場合には、リセ
ット端子５０にリセット信号５０Ａを入力し、これによ
り、加算回路１〜３とカウンタ回路４が初期化される。

【００２９】次に、図３のタイムチャートを参照して、
実施例の並列データカウント回路の動作を説明する。図
３において、（ａ）はリセット信号５０Ａ、（ｂ）はク
ロック信号３０Ａ、（ｃ）は並列データ２０Ａ、（ｄ）
は並列データ２１Ａ、（ｅ）は並列データ２２Ａ、
（ｆ）は並列データ２３Ａ、（ｇ）は加算回路１のキャ
リー信号１Ａ、（ｈ）は加算回路２のキャリー信号２
Ａ、（ｉ）は加算回路３のキャリー信号３Ａ、（ｊ）は
保持信号４０Ａ、（ｋ）は保持信号４１Ａ、（ｌ）は保
持信号４２Ａ、（ｍ）は加算回路１における加算結果の
保持データ１Ｂ、（ｎ）は加算回路２における加算結果
の保持データ２Ｂ、（ｏ）は加算回路３における加算結
果の保持データ３Ｂ、（ｐ）はカウンタ回路４のカウン
ト値の保持データ４Ａ、をそれぞれ示した波形図であ
る。

【００３０】図３で、まず最初に時刻Ｔ０において、リ
セット信号５０Ａによりカウンタ回路の内部が初期化さ
れる。次に、時刻Ｔ１より、クロック信号３０Ａと４本
の並列データ２０Ａ，２１Ａ，２３Ａが入力され、これ
らの計数が開始される。

【００３１】ここで、ある時刻Ｔ２で入力された並列デ
ータ２０Ａ〜２３Ａが、それぞれ”Ａ”、”Ｂ”、”
Ｃ”、”Ｄ”のデータであったとする。この場合、加算
回路１は”Ａ”と”Ｂ”を加算してキャリー信号１Ａ
に”Ｅ”を、また加算回路２は”Ｃ”と”Ｄ”を加算し
てキャリー信号２Ａに”Ｆ”を、時刻Ｔ３のクロックで
それぞれ発生する。一方、加算回路３は、これらキャリ
ー信号１Ａと２Ａを受け、”Ｅ”と”Ｆ”を加算してキ
ャリー信号３Ａに”Ｇ”を時刻Ｔ４のクロックで発生す
る。そしてカウンタ回路４は、このキャリー信号３Ａ
の”Ｇ”を受けて、時刻Ｔ５のクロックでカウントを行
う。

【００３２】また、入力されたデータ”Ａ”，”
Ｂ”，”Ｃ”，”Ｄ”の加算結果は、図２の加算回路の
構成例で示すように、クロックでリタイミングされてい
る。したがって、時刻Ｔ３において保持信号４０Ａが入
ると、加算回路１はデータ”Ａ”と”Ｂ”の加算結果”
Ｈ”を保持し、加算回路２はデータ”Ｃ”と”Ｄ”の加
算結果”Ｉ”を保持する。そして次に時刻Ｔ４において
保持信号４１Ａが入ると、加算回路３は”Ｅ”と”Ｆ”
の加算結果”Ｊ”を保持する。次に時刻Ｔ５において保
持信号４２Ａが入ると、カウンタ回路４はキャリー信号
３Ａの”Ｇ”でカウントした結果”Ｋ”を保持する。

【００３３】このように、保持信号４０Ａ〜４２Ａを入
力することで、時刻Ｔ２に入力された”Ａ”，”
Ｂ”，”Ｃ”，”Ｄ”のデータまで計数したカウンタの
内部状態が保持される。

【００３４】次に、並列数が２のべき乗でない場合にお
けるこの発明の並列データカウンタ回路の実施例を図４
に示す。図４は３並列されたデータの１の数を計数する
３並列データカウンタ回路の例である。

【００３５】図４は加算回路１と５からなる第１の加算
手段と、加算回路３からなる第２の加算手段およびｍビ
ットカウンタ回路４からなるカウンタ手段から構成さ
れ、２０〜２２は３本の並列データ端子、３０はクロッ
ク端子、４０〜４２は保持信号端子、５０はリセット端
子、６０〜６２は保持データ出力端子である。ここで、
加算回路１、加算回路３、およびｍビットカウンタ回路
４は、図１で示したものと同じであるため、説明を省略
する。

【００３６】加算回路５は１ビットの加算回路であり、
並列数あるいはキャリー数が２の倍数でない場合に必要
となるものである。加算回路５は、並列データ２２を入
力として加算を行う。また、この加算は、時系列的に並
列データ２２に“１”が２つ存在した場合にキャリー信
号５Ａを発生するようにして行われる。加算回路５にお
けるその他の動作は図１の実施例の場合と同じであり、
説明を省略する。

【００３７】次に、加算回路５の構成例を図５に示す。
図５は加算器であるハーフアダー３００と、リセット付
きＤＦＦ３０１・３０２および保持回路３０３から構成
され、３２０はデータ入力端子、３３０はクロック端
子、３４０は保持信号端子、３５０はリセット端子、３
７０はキャリー出力端子、３６０は保持データ出力端子
である。

【００３８】図５の加算回路では、データ入力端子３２
０へ入ったデータ３２０Ａは、前段階の加算結果３０２
Ａと共に、ハーフアダー３００に入力される。ハーフア
ダー３００は、これらデータ３２０Ａと加算結果３０２
Ａの加算を行う。そして、加算結果が２以上の場合に
は、桁上がり信号であるキャリー信号３００Ａを出力す
る。キャリー信号３００Ａは、ＤＦＦ３０１に入力され
る。ＤＦＦ３０１は、このキャリー信号３００Ａを、ク
ロック端子３３０に入力されたクロック信号３３０Ａに
よってリタイミングして、キャリーデータ３０１Ａを出
力する。このキャリーデータ３０１Ａは、キャリー出力
端子３７０より出力される。

【００３９】また、ハーフアダー３００は、加算結果が
１または３の場合には、加算結果として３００Ｂを出力
する。加算結果３００Ｂは、クロック信号３３０Ａによ
りＤＦＦ３０２でリタイミングされる。ＤＦＦ３０２に
よってリタイミングされた加算結果３０２Ａは、前段階
の加算結果として次のデータ列信号３２０Ａと加算する
ために、ハーフアダー３００に入力される。

【００４０】また、加算信号３０２Ａは、保持回路３０
３にも入力される。保持回路３０３は、ある時刻の計数
結果を読み出すために保持信号端子３４０に入力された
信号３４０Ａにより、現状の加算結果３０２Ａを保持
し、加算信号３０３Ａを出力する。加算信号３０３Ａ
は、出力端子３６０より出力される。なお、リセット端
子３５０にリセット信号３５０Ａを入力することによ
り、ＤＦＦ３０１とＤＦＦ３０２は初期化される。

【００４１】次に、並列データカウンタ回路において、
その計数値を、保持されたデータから算出する方法を説
明する。

【００４２】図１の並列データカウンタ回路の場合には
加算回路１と加算回路２が、また図４の並列データカウ
ンタ回路の場合は加算回路１と加算回路５がそれぞれ独
立して加算を行っている。このため、図１の並列データ
カウンタ回路の場合には保持データ１Ｂと２Ｂを、また
図４の並列データカウンタ回路の場合は保持データ１Ｂ
と５Ｂをそれぞれ加算する必要がある。そして、第１の
加算手段で計数された値をｘ１とすると、図１の並列デ
ータカウンタ回路の場合にはｘ１＝１Ｂ＋２Ｂで、また
図４の並列データカウンタ回路の場合にはｘ１＝１Ｂ＋
５Ｂとなる。

【００４３】また、第２の加算手段を構成する加算回路
３は、図１の並列データカウンタ回路の場合には第１の
加算手段の加算回路１と加算回路２のキャリー信号を、
また図４の並列データカウンタ回路の場合には加算回路
１と加算回路５のキャリー信号を加算している。第１の
加算手段を構成する図１の加算回路１と２のキャリー信
号１Ａと２Ａ、図４の加算回路１と５のキャリー信号１
Ａと５Ａは、並列データの加算結果が２となった場合に
発生するものである。このため、第２の加算手段を構成
する加算回路３の保持データ３Ｂは、”２”を意味す
る。第２の加算手段で計数された値をｘ２とおくと、ｘ
２＝２＊３Ｂで表される。

【００４４】カウンタ回路４は、第２の加算手段を構成
する加算回路３のキャリー信号３Ａによりカウントをし
ている。第２の加算手段を構成する加算回路３のキャリ
ー信号３Ａは、第１の加算手段を構成する加算回路１と
５のキャリー信号１Ａと５Ａの加算結果が２となった場
合に発生する。このことは、並列データの加算結果が４
となった場合に発生することである。よって、カウント
回路４は加算結果が４となるごとにカウントを行い、カ
ウンタ回路４の保持データ４Ａは”４”を意味する。カ
ウンタ回路４で計数された値をｘ３とおくと、ｘ３＝４
＊４Ａで表される。したがって、全計数値はこれらの和
で、全計数値＝ｘ１+ ｘ２＋ｘ３で表される。なお、ｋ
段の加算回路で構成されているｎ並列データのカウンタ
では、第１の加算手段の結果をａ、第２の加算手段の結
果をｂ、第３の加算手段の結果をｃ、…とし、最後のカ
ウンタの値をｙとおけば、全計数値＝２⁰＊Σａ＋２¹
＊Σｂ＋２²＊Σｃ・・・・＋２^k＊ｙで表される。

【００４５】ここで、回路規模の概略を計算するため
に、ＤＦＦ１個相当の回路規模を１単位とする。そし
て、加算回路を構成する図２のフルアダー１００を２単
位、ＤＦＦ１０１、１０２をそれぞれ１単位、保持回路
１０３を１単位で構成されているとすれば、図１の加算
回路１〜３はそれぞれ５単位で構成される。

【００４６】また、図５の１ビット加算回路のハーフア
ダー３００を２単位、ＤＦＦ３０１〜３０２を１単位、
保持回路３０３を１単位でそれぞれ構成されているとす
れば、図４の加算回路５は５単位で構成される。

【００４７】そして、図７で示したｍビットカウンタ回
路を構成するｍビットカウンタ２００とｍビット保持回
路２０１がそれぞれｍ単位で構成されているとすれば、
図１のｍビットカウンタ回路４、図７のｍビットカウン
タ回路５〜８はそれぞれ２＊ｍ単位で構成される。よっ
て、従来例のｎ本の並列データのカウンタ回路では、ｎ
＊２＊ｍ単位の回路が必要である。

【００４８】一方、この発明による並列データカウンタ
回路では、ｎ本の並列データの場合には第１の加算手段
の数は、ｎが偶数の時はｎ／２個の図２の加算回路があ
れば、またｎが奇数の時は（ｎ−１）／２個の図２の加
算回路と１個の図５の１ビット加算回路があれば、それ
ぞれ十分である。また、第１の加算手段を構成する加算
回路の数をｎ₁とした場合、第２の加算手段の数は、ｎ
₁が偶数の時はｎ₁／２個の図２の加算回路、ｎ₁が奇
数の時は（ｎ₁−１）／２個の図２の加算回路と１個の
図５の１ビット加算回路が必要である。

【００４９】そして、このように、第Ｋ−１の加算回路
の数をｎ_K-1とすれば、第Ｋの加算回路の数は、ｎ_K-1
が偶数の時はｎ_K-1／２個の図２の加算回路、ｎ_K-1が
奇数の時は（ｎ_K-1−１）／２個の図２の加算回路と１
個の図５の１ビット加算回路が必要である。

【００５０】ここで、図２の加算回路あるいは図５の１
ビット加算回路は、それぞれとも５単位の回路規模であ
る。また、上記加算回路に加え、ｍビットカウンタ回路
が１つ必要である。よって、この発明に基づいて構成さ
れるｎ本の並列データのカウンタ回路では、全加算回路
数＊５＋２＊ｍ単位の回路が必要である。

【００５１】したがって、例えば、４並列データを８ビ
ットカウンタで計数する構成の場合、従来例の並列デー
タカウンタ回路は、４＊２＊８＝６４単位の回路規模が
必要となる。これに対してこの発明の並列データカウン
タ回路では、（４／２＋２／２）＊５＋２＊８＝３１単
位の回路規模で実現することができる。

【００５２】また、カウント数を８ビットから９ビット
に増やした場合には、従来例では４＊２＊９−６４＝８
単位の回路規模の増加となるが、この発明では（（４／
２＋２／２）＊５＋２＊９）−３１＝２単位の回路規模
の増加ですむ。

【００５３】次に、５並列データを８ビットカウンタで
計数する構成の場合における、並列データカウンタ回路
の回路規模の計算例を示す。この場合、従来例では、５
＊２＊８＝８０単位の回路規模となる。ところが、この
発明の並列データカウンタ回路によれば、（（５−１）
／２＋１＋（３−１）／２＋１＋２／２）＊５＋２＊８
＝４６単位の回路規模で実現することができる。

【００５４】

【発明の効果】この発明の並列データカウンタ回路は、
並列データあるいはキャリー信号の２つごとを加算する
加算手段と、加算手段から出力された最終的に１本とな
ったキャリー信号を計数するカウンタ手段とを設けた構
成としたので、並列データ数に比例して回路規模が増大
することがない。また、最大カウント数が増減した場合
でも１つのカウンタ手段のビット数増減で対応できる。
この結果、並列データ数やカウント数の増加した場合で
も回路規模のわずかな増加で対応できる。

【図面の簡単な説明】

【図１】この発明による並列データカウンタ回路の実施
例の回路図である。

【図２】図１の実施例を構成する加算回路の構成例を示
す回路図である。

【図３】図１の実施例の動作を説明するためのタイムチ
ャートである。

【図４】この発明による並列データのカウンタ回路の他
の実施例の回路図である。

【図５】図４の実施例を構成する加算回路の構成例を示
す回路図である。

【図６】並列データカウンタ回路の従来例を示す回路図
である。

【図７】図６の従来例図を構成するカウンタ回路の構成
例を示す回路図である。

【符号の説明】

１、２、３、５加算回路４、６、７、８カウンタ回路２０、２１、２２、２３、１２０、１２１、２２０、３
２０データ入力端子３０、１３０、２３０、３３０クロック入力端子４０、４１、４２、１４０、２４０、３４０保持信号
入力端子５０、１５０、２５０、３５０リセット入力端子６０、６１、６２、７０、７１、７２、７３、１６０、
２７０、３６０保持データ出力端子１００、３００フルアダー１０１、１０２、３０１、３０２リセット付きＤＦＦ１０３、２０１、３０３保持回路１７０、３７０キャリー出力端子２００ｍビットカウンタ

Claims

【特許請求の範囲】

【請求項１】並列データ中の１または０の数の総数を
計数する並列データカウンタ回路において、前記並列データの２つごとのデータを加算してそれぞれ
キャリー信号を出力する第１の加算手段(1,2) と、前記
第１の加算手段から出力されたキャリー信号を２本づつ
加算してそれぞれキャリー信号を出力する第２の加算手
段(3) と、…、第ｋ−１の加算手段から出力されたキャ
リー信号を２本づつ加算してキャリー信号を出力する第
ｋの加算手段と、前記第ｋの加算手段から出力された最
終的に１本となったキャリー信号を計数するカウンタ手
段(4) とを備えることを特徴とする並列データカウンタ
回路。
【請求項２】前記第１の加算手段(1,2) は前記並列デ
ータの２つごとのデータを加算してそれぞれ１本の加算
結果と１本のキャリー信号を出力し、前記第２〜第ｋの
加算手段はキャリー信号を２本づつ加算してそれぞれ１
本の加算結果と１本のキャリー信号を出力することを特
徴とする請求項１記載の並列データカウンタ回路。
【請求項３】前記第１〜第ｋ−１の加算手段は、並列
データ数またはキャリー信号数が奇数の場合においてデ
ータまたはキャリー信号を時系列的に加算する加算回路
(5) を有することを特徴とする請求項１または２記載の
並列データカウンタ回路。
【請求項４】前記第１〜第ｋの加算手段を構成する加
算回路(1,2,3,5) が、フルアダー回路(100) またはハー
フアダー回路(300) と、前記フルアダー回路(100) また
はハーフアダー回路(300) のキャリー信号をリタイミン
グする手段(101,301) と、前記フルアダー回路(100) ま
たはハーフアダー回路(300) の加算結果をリタイミング
する手段(102,302) と、前記リタイミングされた加算結
果を保持する手段(103,303) とを備えることを特徴とす
る請求項１、２または３記載の並列データカウンタ回
路。
【請求項５】前記第１の加算手段(1,2) の加算結果、
前記第２の加算手段(3) の加算結果、…、並びに前記第
ｋの加算手段の加算結果をそれぞれ２⁰倍、２¹倍、
…、２^k-1倍するとともに、前記カウンタ回路(4) の計
数値を２^k倍し、これらの総和をとることで前記並列デ
ータ中の１または０の数の総数を計数することを特徴と
する請求項１、２、３または４記載の並列データカウン
タ回路。