JP3155026B2 - 累算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数桁の同じデータ値
を繰り返して加算する累算器に関するものである。

【０００２】

【従来の技術】特開昭６０−１２３９３０号公報には、
複数桁のデータ値を高速で演算する演算器の技術が示さ
れている。複数桁の加算にあっては、下位桁で発生され
るかもしれないキャリー信号を考慮して、上位桁の加算
を下位桁の加算結果を待って行なわなければならない。
そこで、下位桁の加算器から発生される可能性のあるキ
ャリー信号のタイミングと当該桁で加算されるデータ値
が加算器に与えられるタイミングとを一致させるため
に、上記従来技術では、上位桁ほど１段づつ増加する数
の入力遅延手段が各桁の加算器の前段に直列に設けられ
ている。また、各桁の加算結果のデータ値の出力タイミ
ングを一致させるために下位桁ほど１段づつ増加する数
の出力遅延手段が各桁の加算器の後段に直列に設けられ
ている。

【０００３】上位桁の加算が、１段づつ下位の桁で行な
われる加算より１クロックだけ遅れて行なわれるので、
各桁の加算が並行的に行なわれ、下位桁の加算結果によ
るキャリー信号の発生を待って順次に上位桁の演算を行
なう必要がなく、高速で加算が可能である。

【０００４】

【発明が解決しようとする課題】上記公報に示された従
来技術にあっては、データ値の桁数が多いほど、加算器
の前段と後段に積層状に設けられる入力遅延手段および
出力遅延手段の数が極めて多くなり、構造が複雑なもの
となってしまうという不具合があった。

【０００５】ところで、周波数シンセサイザー等の構成
要素として用いられる累算器にあっては、複数桁の同じ
データ値を繰り返して加算する累算器が必要である。設
定周波数の切り換えに伴いデータ値が一度全てクリアさ
れてから、新たにデータ値が与えられ、この新たなデー
タ値が繰り返して加算されるものである。

【０００６】このような用途の累算器からするならば、
最下位桁から上位桁に順次１クロックづつ遅れて加算器
に当該桁のデータ値を与えるとともに、引き続いて同じ
データ値を加算器に与える作用が得られれば良い。かか
る観点から上記公報に示された従来技術を考察するなら
ば、加算器の前段に設けられた積層状の入力遅延手段
は、上位桁に順次１クロックづつ遅らせて加算器に当該
桁のデータ値を与えた後は、当該桁の同じデータ値を保
持するにすぎない。

【０００７】そこで、従来技術の積層状の多数の入力遅
延手段に代えて、同じデータ値を繰り返し加算するのに
必要な上記作用を奏する簡単な回路構成に改善すること
が望ましい。

【０００８】本発明は、かかる従来の累算器の事情に鑑
みてなされたもので、簡単な回路構成で同じデータ値を
高速で加算できる累算器を提供することを目的とする。

【０００９】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明の累算器は、複数桁の同じデータ値を繰り
返し加算する累算器であって、各桁のデータ値を保持す
る入力用レジスタを各桁毎に１つ設け、これらの入力用
レジスタが保持するデータ値を一方の入力とする加算器
を各桁毎に設け、これらの加算器の出力値を保持する出
力用レジスタを各桁毎に設けるとともにこれらの出力用
レジスタが保持するデータ値を当該桁の前記加算器の他
方の入力とし、前記加算器が出力するキャリー信号を保
持して１つ上位桁の加算器に出力するキャリー信号用レ
ジスタを最上位桁を除いて各桁毎に設け、上位桁ほど１
段づつ少ない数の出力遅延用レジスタを前記出力用レジ
スタの後段に直列に設け、最下位桁から上位桁に順次１
クロックづつ遅れて前記入力用レジスタにデータ値を保
持させるとともに保持させた前記データ値をそのまま維
持させるタイミング制御手段を設けて構成されている。

【００１０】また、前記タイミング制御手段を直列入力
並列出力のシフトレジスタで形成し、このシフトレジス
タに非能動から能動に切り換わる信号をデータとして入
力し、その並列出力を上位桁から順次に下位桁の前記入
力用レジスタにクロック信号として与えるように構成し
ても良い。

【００１１】

【作用】加算器の前段に設けた入力用レジスタに、タイ
ミング制御手段で最下位桁から上位桁に順次１クロック
づつ遅れて当該桁のデータ値を保持させるので、加算器
には最下位桁から上位桁に順次１クロックづつ遅れた当
該桁のデータ値が与えられる。しかも、入力用レジスタ
は引き続き当該桁のデータ値を保持する。したがって、
同じデータ値が繰り返し高速で加算される。

【００１２】そして、タイミング制御手段を、直列入力
並列出力のシフトレジスタで形成するならば、簡単な構
成で非能動から能動に切り換わる信号をクロック信号と
して各桁毎の入力用レジスタに１クロックづつ遅れて与
え得る。

【００１３】

【実施例】以下、本発明の実施例につき図１および図２
を参照して説明する。図１は、本発明の累算器の一実施
例のブロック回路図であり、図２は、図１の累算器にお
ける入力用レジスタが順次に１クロックづつ遅れて当該
桁のデータ値を保持する動作を説明をするためのタイム
チャートである。

【００１４】図１において、複数桁のデータ値（図１に
おいては４桁）が中央演算装置等のデータ値設定手段５
０から、各桁毎に設けられた入力用レジスタ１０、２
０、３０、４０にそれぞれ与えられる。これらの入力用
レジスタ１０、２０、３０、４０に保持されたデータ値
が、各桁毎に設けられた加算器１１、２１、３１、４１
のそれぞれ一方の入力として与えられる。これらの加算
器１１、２１、３１、４１の加算出力が、各桁毎に設け
られた出力用レジスタ１２、２２、３２、４２に与えら
れ、その保持されたデータ値が当該桁の加算器１１、２
１、３１、４１に他方の入力として与えられる。そし
て、最下位桁の加算器１１のキャリー信号がキャリー信
号用レジスタ１３に与えられ、その保持された信号が１
段だけ上位桁の第２桁の加算器２１にキャリー信号とし
て与えられる。同様にして、第２と第３桁の加算器２
１、３１のキャリー信号がそれぞれにキャリー信号用レ
ジスタ２３、３３に与えられ、その保持された信号が第
３と最上位桁の加算器３１、４１にキャリー信号として
与えられる。さらに、最下位桁の出力用レジスタ１２の
後段に、３段に出力遅延用レジスタ１４、１５、１６が
直列に接続され、最後段の出力遅延用レジスタ１６に保
持されたデータ値が累算値入力手段６０の最下位桁に与
えられる。また、第２桁の出力用レジスタ２２の後段に
２段に出力遅延用レジスタ２４、２５が直列に接続さ
れ、同様にして最後段の出力遅延用レジスタ２５に保持
されるデータ値が累算値入力手段６０の第２桁に与えら
れる。第３桁の出力用レジスタ３２の後段に１段の出力
遅延用レジスタ３４が接続され、その保持されたデータ
値が累算値入力手段６０の第３桁に与えられる。最上位
桁の出力用レジスタ４２に保持されたデータ値は、直接
に累算値入力手段６０の最上位桁に与えられる。また、
直列入力並列出力のシフトレジスタ７０に、クロック
（ａ）と、非能動から能動に切り換わる信号（ｂ）がデ
ータとして与えられ、シフトレジスタ７０の上位桁の並
列出力（ｃ）が最下位桁の入力用レジスタ１０にクロッ
ク信号として与えられ、順次並列出力（ｄ）、（ｅ）、
（ｆ）が１段づつ上位桁の入力用レジスタ２０、３０、
４０にそれぞれクロック信号として与えられる。

【００１５】かかる構成において、まず図２を参照し
て、入力用レジスタ１０、２０、３０、４０の動作につ
き説明する。シフトレジスタ７０にデータとして与えら
れる信号（ｂ）が非能動から能動に切り換わった時点以
後に入力された最初のクロック（ａ１）の立ち上がりに
より（アップエッジ動作するものとして説明する。）、
シフトレジスタ７０の上位桁の並列出力（ｃ）は能動信
号となり、これが最下位桁の入力用レジスタ１０にクロ
ック信号として与えられる。すると、この最下位桁の入
力用レジスタ１０は最下位桁のデータ値を保持して加算
器１１に与える。そして、次に入力されるクロック（ａ
２）により第２桁の並列出力（ｄ）が能動信号となり、
第２桁の入力用レジスタ２０は第２桁のデータ値を保持
して加算器２１に与える。ここで、最下位桁の入力用レ
ジスタ１０には、能動信号が引き続いて与えられてお
り、最初に保持したデータ値をそのまま維持する。同様
にして、順次に入来するクロック（ａ３）、（ａ４）に
より、第３桁および最上位桁の並列出力（ｅ）、（ｆ）
が、１クロックづつ遅れて能動信号となり、それぞれの
入力用レジスタ３０、４０が１クロックづつ遅れて当該
桁のデータ値を保持して加算器３１、４１に与える。

【００１６】次に、本実施例の具体的動作を１０進のデ
ータ値“１２３４”の繰り返し加算を例として説明す
る。まず、全てのレジスタはクリアされて“０”になっ
ているものとする。

【００１７】第１クロック（ａ１）により最下位桁のデ
ータ値“４”が最下位桁の入力用レジスタ１０に保持さ
れる。

【００１８】第２クロック（ａ２）により、入力用レジ
スタ１０が保持する“４”と出力用レジスタ１２が保持
する“０”とが加算器１１で加算され、その加算結果の
“４”が出力用レジスタ１２に保持される。ここで、加
算器１１からキャリー信号は出力されず、キャリー信号
用レジスタ１３は“０”のままである。同時に、第２桁
の入力用レジスタ２０に第２桁のデータ値“３”が保持
される。

【００１９】第３クロック（ａ３）により、最下位桁の
出力用レジスタ１２の保持する“４”が１段目の出力遅
延用レジスタ１４に保持される。また、入力用レジスタ
１０が保持する“４”と出力用レジスタ１２が保持する
“４”とが加算器１１で加算され、その加算結果の
“８”が出力用レジスタ１２に保持される。同時に、第
２桁では、加算器２１で入力用レジスタ２０の“３”と
出力用レジスタ２２の“０”が加算されて出力用レジス
タ２２に“３”が保持される。さらに、第３桁では、入
力用レジスタ３０に第３桁のデータ値“２”が保持され
る。

【００２０】第４クロック（ａ４）により、最下位桁の
出力用レジスタ１２の保持する“８”が１段目の出力遅
延用レジスタ１４に保持され、１段目の出力遅延用レジ
スタ１４の保持する“４”が２段目の出力遅延用レジス
タ１５に保持される。そして、加算器１１で入力用レジ
スタ１０の“４”と出力用レジスタ１２の“８”が加算
され、その加算結果の“１２”の下一桁の“２”が出力
用レジスタ１２に保持されるとともに、キャリー信号用
レジスタ１３に“１”が保持される。同時に、第２桁で
は、出力用レジスタ２２の保持する“３”が１段目の出
力遅延用レジスタ２４に保持される。また、加算器２１
で入力用レジスタ２０の“３”と出力用レジスタ２２の
“３”が加算されて出力用レジスタ２２に“６”が保持
される。さらに、第３桁では、加算器３１で入力用レジ
スタ３０の“２”と出力用レジスタ３２の“０”が加算
され、その加算結果の“２”が出力用レジスタ３２に保
持される。そしてさらに、第４桁では、入力用レジスタ
４０に第４桁のデータ値“１”が保持される。

【００２１】第５クロックにより、最下位桁の出力用レ
ジスタ１２の保持する“２”が１段目の出力遅延用レジ
スタ１４に保持され、順次２段目と３段目の出力遅延用
レジスタ１５、１６にそれぞれ“８”、“４”が保持さ
れる。そして、加算器１１で入力用レジスタ１０の
“４”と出力用レジスタ１２の“２”が加算され、その
加算結果の“６”が出力用レジスタ１２に保持される。
同時に、第２桁では、出力用レジスタ２２の保持する
“６”が１段目の出力遅延用レジスタ２４に保持され、
１段目の出力遅延用レジスタ２４の保持する“３”が２
段目の出力遅延用レジスタ２５に保持される。そして、
加算器２１で入力用レジスタ２０の“３”と出力用レジ
スタ２２の“６”およびキャリー信号用レジスタ１３の
“１”が加算され、その加算結果の“１０”の下一桁の
“０”が出力用レジスタ２２に保持されるとともに、キ
ャリー信号用レジスタ２３に“１”が保持される。さら
に、第３桁では、出力用レジスタ３２に保持された
“２”が１段目の出力遅延用レジスタ３４に保持され
る。また、加算器３１で入力用レジスタ３０の“２”と
出力用レジスタ３２の“２”が加算され、その加算結果
の“４”が出力用レジスタ３２に保持される。そしてさ
らに、第４桁では、入力用レジスタ４０が保持する
“１”と出力用レジスタ４２が保持する“０”とが加算
器４１で加算され、その加算結果の“１”が出力用レジ
スタ４２に保持される。

【００２２】第６クロックにより、最下位桁の出力用レ
ジスタ１２の保持する“６”が１段目の出力遅延用レジ
スタ１４に保持され、順次２段目と３段目の出力遅延用
レジスタ１５、１６にそれぞれ“２”、“８”が保持さ
れ、３段目の出力遅延用レジスタ１６が保持していた
“４”が累算値入力手段６０の最下位桁に与えられる。
そして、加算器１１で入力用レジスタ１０の“４”と出
力用レジスタ１２の“６”が加算され、その加算結果の
“１０”の下一桁の“０”が出力用レジスタ１２に保持
されるとともに、キャリー信号用レジスタ１３に“１”
が保持される。同時に、第２桁では、出力用レジスタ２
２の保持する“０”が１段目の出力遅延用レジスタ２４
に保持され、２段目の出力遅延用レジスタ２５に“６”
が保持され、２段目の出力遅延用レジスタ２５が保持し
ていた“３”が累算値入力手段６０の第２桁に与えられ
る。そして、加算器２１で入力用レジスタ２０の“３”
と出力用レジスタ２２の“０”が加算され、その加算結
果の“３”が出力用レジスタ２２に保持される。さら
に、第３桁では、出力用レジスタ３２の保持する“４”
が１段目の出力遅延用レジスタ３４に保持され、１段目
の出力遅延用レジスタ３４に保持されていた“２”が累
算値入力手段６０の第３桁に与えられる。また、加算器
３１で入力用レジスタ３０の“２”と出力用レジスタ３
２の“４”およびキャリー信号用レジスタ２３の“１”
とが加算され、その加算結果の“７”が出力用レジスタ
３２に保持される。そしてさらに、第４桁では、出力用
レジスタ４２が保持していた“１”が累算値入力手段６
０の最上位桁に与えられる。そして、入力用レジスタ４
０が保持する“１”と出力用レジスタ４２が保持する
“１”とが加算器４１で加算され、その加算結果の
“２”が出力用レジスタ４２に保持される。このように
して、第６クロックの入力により累算値入力手段６０に
まず第１番目にデータ値“１２３４”が出力される。

【００２３】さらに、第７クロックにより、最下位桁の
出力用レジスタ１２の保持する“０”が１段目の出力遅
延用レジスタ１４に保持され、順次２段目と３段目の出
力遅延用レジスタ１５、１６にそれぞれ“６”、“２”
が保持され、３段目の出力遅延用レジスタ１６が保持し
ていた“８”が累算値入力手段６０の最下位桁に与えら
れる。そして、加算器１１で入力用レジスタ１０の
“４”と出力用レジスタ１２の“０”が加算され、その
加算結果の“４”が出力用レジスタ１２に保持される。
同時に、第２桁では、出力用レジスタ２２の保持する
“３”が１段目の出力遅延用レジスタ２４に保持され、
２段目の出力遅延用レジスタ２５に“０”が保持され、
２段目の出力遅延用レジスタ２５が保持していた“６”
が累算値入力手段６０の第２桁に与えられる。そして、
加算器２１で入力用レジスタ２０の“３”と出力用レジ
スタ２２の“３”およびキャリー信号用レジスタ１３の
“１”とが加算され、その加算結果の“７”が出力用レ
ジスタ２２に保持される。さらに、第３桁では、出力用
レジスタ３２に保持された“７”が１段目の出力遅延用
レジスタ３４に保持され、１段目の出力遅延用レジスタ
３４が保持していた“４”が累算値入力手段６０の第３
桁に与えられる。また、加算器３１で入力用レジスタ３
０の“２”と出力用レジスタ３２の“７”とが加算さ
れ、その加算結果の“９”が出力用レジスタ３２に保持
される。そしてさらに、第４桁では、出力用レジスタ４
２が保持していた“２”が累算値入力手段６０の最上位
桁に与えられる。そして、入力用レジスタ４０が保持す
る“１”と出力用レジスタ４２が保持する“２”とが加
算器４１で加算され、その加算結果の“３”が出力用レ
ジスタ４２に保持される。このようにして、第７クロッ
クの入力により累算値入力手段６０には、第２番目に同
じデータ値を１度加算した演算値“２４６８”が出力さ
れる。

【００２４】そしてさらに、第８クロックにより、最下
位桁の出力用レジスタ１２の保持する“４”が１段目の
出力遅延用レジスタ１４に保持され、順次２段目と３段
目の出力遅延用レジスタ１５、１６にそれぞれ“０”、
“６”が保持され、３段目の出力遅延用レジスタ１６が
保持していた“２”が累算値入力手段６０の最下位桁に
与えられる。そして、加算器１１で入力用レジスタ１０
の“４”と出力用レジスタ１２の“４”が加算され、そ
の加算結果の“８”が出力用レジスタ１２に保持され
る。同時に、第２桁では、出力用レジスタ２２の保持す
る“７”が１段目の出力遅延用レジスタ２４に保持さ
れ、２段目の出力遅延用レジスタ２５に“３”が保持さ
れ、２段目の出力遅延用レジスタ２５が保持していた
“０”が累算値入力手段６０の第２桁に与えられる。そ
して、加算器２１で入力用レジスタ２０の“３”と出力
用レジスタ２２の“７”とが加算され、その加算結果の
“１０”の下一桁の“０”が出力用レジスタ２２に保持
されるとともに、キャリー信号用レジスタ２３に“１”
が保持される。さらに、第３桁では、出力用レジスタ３
２の保持する“９”が１段目の出力遅延用レジスタ３４
に保持され、１段目の出力遅延用レジスタ３４が保持し
ていた“７”が累算値入力手段６０の第３桁に与えられ
る。また、加算器３１で入力用レジスタ３０の“２”と
出力用レジスタ３２の“９”とが加算され、その加算結
果の“１１”の下一桁の“１”が出力用レジスタ３２に
保持されるとともに、キャリー信号用レジスタ３３に
“１”が保持される。そしてさらに、第４桁では、出力
用レジスタ４２が保持していた“３”が累算値入力手段
６０の最上位桁に与えられる。そして、加算器４１で入
力用レジスタ４０の“１”と出力用レジスタ４２の
“３”とが加算され、その加算結果の“４”が出力用レ
ジスタ４２に保持される。このようにして、第８クロッ
クの入力により累算値入力手段６０には、第３番目にデ
ータ値を２度加算した演算値“３７０２”が出力され
る。

【００２５】そしてまたさらに、第９クロックにより、
最下位桁の出力用レジスタ１２の保持する“８”が１段
目の出力遅延用レジスタ１４に保持され、順次２段目と
３段目の出力遅延用レジスタ１５、１６にそれぞれ
“４”、“０”が保持され、３段目の出力遅延用レジス
タ１６が保持していた“６”が累算値入力手段６０の最
下位桁に与えられる。そして、加算器１１で入力用レジ
スタ１０の“４”と出力用レジスタ１２の“８”が加算
され、その加算結果の“１２”の下一桁の“２”が出力
用レジスタ１２に保持されるとともに、キャリー信号用
レジスタ１３に“１”が保持される。同時に、第２桁で
は、出力用レジスタ２２の保持する“０”が１段目の出
力遅延用レジスタ２４に保持され、２段目の出力遅延用
レジスタ２５に“７”が保持され、２段目の出力遅延用
レジスタ２５が保持していた“３”が累算値入力手段６
０の第２桁に与えられる。そして、加算器２１で入力用
レジスタ２０の“３”と出力用レジスタ２２の“０”と
が加算され、その加算結果の“３”が出力用レジスタ２
２に保持される。さらに、第３桁では、出力用レジスタ
３２に保持された“１”が１段目の出力遅延用レジスタ
３４に保持され、１段目の出力遅延用レジスタ３４が保
持していた“９”が累算値入力手段６０の第３桁に与え
られる。また、加算器３１で入力用レジスタ３０の
“２”と出力用レジスタ３２の“１”およびキャリー信
号用レジスタ２３の“１”とが加算され、その加算結果
の“４”が出力用レジスタ３２に保持される。そしてさ
らに、第４桁では、出力用レジスタ４２が保持していた
“４”が累算値入力手段６０の最上位桁に与えられる。
そして、加算器４１で入力用レジスタ４０の“１”と出
力用レジスタ４２の“４”およびキャリー信号用レジス
タ３３の“１”とが加算され、その加算結果の“６”が
出力用レジスタ４２に保持される。このようにして、第
９クロックの入力により累算値入力手段６０には、第４
番目にデータ値を３度加算した演算値“４９３６”が出
力される。

【００２６】以下同様にして、１クロック毎に累算値入
力手段６０にデータ値“１２３４”が１度づつ累算され
た演算値が順次に出力される。

【００２７】なお、上記実施例にあっては、シフトレジ
スタ７０によってタイミング制御手段を形成したが、こ
れに限られず、タイミング制御手段は、最下位桁の入力
用レジスタ１０から順次に上位桁の入力用レジスタに１
クロックづつ遅れてクロック信号を与え得るいかなる構
造であっても良い。そして、４桁のデータ値の累算に対
してシフトレジスタを３段として、非能動から能動に切
り換わる信号を最下位桁の入力用レジスタ１０に直接に
クロック信号として与えてシフトレジスタの１段目を省
くこともできる。また、データ値の桁数は４桁に限られ
ず２桁以上であれば良く、データ値の桁数に応じて各桁
毎の出力用レジスタの後段に設ける出力遅延用レジスタ
の段数を適宜に設定することは容易に理解できるであろ
う。さらに、上記実施例では、１０進のデータ値を一例
として説明したが、２進等のデータ値の累算に応用でき
ることは勿論である。

【００２８】

【発明の効果】以上説明したように本発明の累算器は構
成されているので、以下に示すような格別な効果を奏す
る。

【００２９】１クロック毎に同じデータ値を累算した演
算値が順次に出力され、累算を従来技術と同様に高速で
行なうことでき、しかもその構造は従来技術に比較して
簡単である。すなわち、各桁毎に設けられる加算器の前
段には、それぞれ１つの入力用レジスタを設ければ良
く、従来技術のごとく加算器の前段に上位桁ほど１段づ
つ増加させた数の入力遅延手段を積層状に設けたものに
比較して、その構造が簡単となる。累算すべきデータ値
の桁数が多いほど、その構造上の複雑さの違いが顕著で
ある。

【００３０】そして、各桁の入力用レジスタがデータ値
を保持するタイミングを制御するタイミング制御手段
を、直列入力並列出力のシフトレジスタにより形成する
ならば、回路構成が簡単である。しかも、タイミング制
御手段をも他の回路構成のレジスタと同様な素子で構成
でき、装置全体をロジックＩＣ等で容易に構成すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明の累算器の一実施例のブロック
回路図である。

【図２】図２は、図１の累算器における入力用レジスタ
が順次に１クロックづつ遅れて当該桁のデータ値を保持
する動作を説明をするためのタイムチャートである。

【符号の説明】 １０、２０、３０、４０ 入力用レジスタ １１、２１、３１、４１ 加算器 １２、２２、３２、４２ 出力用レジスタ １３、２３、３３ キャリー信号用レジスタ １４、１５、１６、２４、２５、３４ 出力遅延用レジ
スタ ７０ シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/38 - 7/54 H03K 23/00 - 29/06 H03K 5/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数桁の同じデータ値を繰り返し加算す
   る累算器であって、各桁のデータ値を保持する入力用レ
   ジスタを各桁毎に１つ設け、これらの入力用レジスタが
   保持するデータ値を一方の入力とする加算器を各桁毎に
   設け、これらの加算器の出力値を保持する出力用レジス
   タを各桁毎に設けるとともにこれらの出力用レジスタが
   保持するデータ値を当該桁の前記加算器の他方の入力と
   し、前記加算器が出力するキャリー信号を保持して１つ
   上位桁の加算器に出力するキャリー信号用レジスタを最
   上位桁を除いて各桁毎に設け、上位桁ほど１段づつ少な
   い数の出力遅延用レジスタを前記出力用レジスタの後段
   に直列に設け、最下位桁から上位桁に順次１クロックづ
   つ遅れて前記入力用レジスタにデータ値を保持させると
   ともに保持させた前記データ値をそのまま維持させるタ
   イミング制御手段を設けて構成したことを特徴とする累
   算器。
2. 【請求項２】 請求項１記載の累算器において、前記タ
   イミング制御手段を直列入力並列出力のシフトレジスタ
   で形成し、このシフトレジスタに非能動から能動に切り
   換わる信号をデータとして入力し、その並列出力を上位
   桁から順次に下位桁の前記入力用レジスタにクロック信
   号として与えるように構成したことを特徴とする累算
   器。