JPS63313192A

JPS63313192A - 間引きパタ−ン発生回路

Info

Publication number: JPS63313192A
Application number: JP62149428A
Authority: JP
Inventors: 森岡　和才
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-16
Filing date: 1987-06-16
Publication date: 1988-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］間引きパターン発生回路であって、２人力をもつ複数個
の加算器を縦列接続して、間引率データを順次加算して
、各加算器のキャリー出力から同時に闇引きパターンを
取出せるようにする。

［産業上の利用分野１本発明は間引きパターン発−り回路に関し、更に詳しく
は、間引きデータの個数だけの間引きパターンを同時に
出力することができるようにした間引きパターン発生回
路に閏りる。

［従来の技術］ドツトイメージのデータ（例えばビットマップメしりに
格納されているデータ）を縮小して用いたい場合がある
。例えばＣＲＴに画像情報を表示するに際し、縮小して
表示する場合等がそうである。今、全データの数をｎ９
問引き後のデータの数を−（ｎ　、　ｍは整数でｎ〉−
）として、ａ／ｎに縮小する場合、ｍ／ｎ（＜１＞は間
引率を表わしている。間引き法としては、−ドツトのデ
ータを残しくｎ　−ｓ　）ドツト分のデータを問引くこ
とにより縮小する方法が考えられる。

データ縮小方法を用いるためには、どのドツトを残し、
どのドツトを間引くかを決定するための回路く間引きパ
ターン発生回路）が必要となる。

間引きパターン発生回路は、ｎ個のドツトそれぞれにつ
いて問引きするかどうかを示すパターンを発生する。例
えば、第５図に示すようにｎ＝１６のデータ１があるも
のとすると、間引きパターン発（１回路は２に示すよう
な間引きパターンを与える。この間引きパターン（０と
１）はデータの数だけ存在し、０に対応したデータは問
引き回路３により間引かれる（或いはこの逆でもよい）
。この結果、−一８の縮小データ４が傳られる。この時
の縮小率ｍ／ｎは８／１６−０．５となる。

このような間引きパターンを発生する方法の１つとして
、ＤＤＡ　（ディジタル微分解析）を用いたものがある
。この方法は、適当な初期値に間引率データｍ／１１（
これを増分という）を次々に加算して行き、加算結果が
１の位へ桁上りを起こした時を残すドツトとし、桁上り
を起こさなかった時を間引くドツトとするものである。

第６図は、このような間引きパターン発生回路の構成例
を示を図である。図において、１１はＡ。

８２つの入力をもつ加算器であり、そのへ入力には間引
き率データｓ／ｎが与えられている。加算器１１の出力
（Ａ＋［３）はフリップフロップ（Ｆ／Ｆ）１２に入っ
て、クロックでラッチされ記憶される。フリップフロッ
プ１２の出ｈ　Ｑは、加算）器１１の８入力にフィード
バックされている。このような構成にしておくと、加算
器１１はクロックに同期して次々に―／ｎの加算を行い
、その出りはｙａ／ｎ、２ｍ／ｎ、３ｍ／ｎ、−・・と
いうふうに順次増大していく。

一方、第１のシフトレジスタ１３には、ｎ個の原データ
が与えられており、クロックに同期して順次出力され、
第２のシフトレジスタ１４に入る。

第２のシフトレジスタ１４に入るシフトクロックは、ク
ロックとｌｌｌ１算器１１の桁上り信号（キャリー）を
アンドゲート１５により論理積をとったものとなってお
り、加算器１１からキャリーが出た場合のみシフ［・ク
ロックが与えられる。キャリーが出ない時の第１のシフ
トレジスタ１３の出力は捨てられる。従って、第２のシ
フトレジスタ１４から一個の縮小データが出力されるこ
とになる。

［ｎ個が解決しようとする問題点］第６図に示す回路によれば、間引きパターンをクロック
に同期して１ピツトずつしか発生できず、ドツトイメー
ジデータの縮小処理に時間がかかつてしまうという不具
合があった。

本発明はこのような点に鑑みてなされたものであって、
ドツトイメージデータの縮小処理に要づる時開を短縮す
ることができる囮引きパターン発生回路を提供すること
を目的としている。

［問題点を解決するための手段１第１図は本発明に係る第１の発明の原理ブロック図、第
２図は第２の発明の原理ブロック図である。第２図にお
いて、２１は２つの入力Ａ、Ｂをもつ複数個（ｋ個）の
加算器で、それぞれ前段の出力が侵段の一方の入力（こ
こでは８入力）に接続された縦列接続構成となっている
。そして、各加算器のへ入力にはデータの間引率を示す
データ−７口が共通に入っている。２２は最終段の加算
′ａ２１の出力を受ける記憶回路である。該記憶回ｎ　
２２　ハＤ入ｈｋ：Ｊａ１段ノ）１１１Ｓ！！！　２１
　（１）出力’Ｆｒ人ノフデータとして受け、り０ツク
で入力データをラッチする。そして、その出力Ｑは初段
の加算器２１のＢ入力にフィードバックされている。

第２図において、３１は最終段の加算器２１の出力を共
通に受ける複数個の記憶回路、３２はこれら複数個の記
憶回路３１の出力を受ＧＪるマルチプレクサで、その出
力は初段の加算器２１のＢ入力にフィードバックされて
いる。（れ以外の構成については、第１図と同様である
。第１図、第２図においτ、記憶回路２２．２３として
は、例えばＤタイプのフリップフロップが用いられる。

［作用］先ず、第１図について説明する。初段の加算器２１は、
その入力がへ入力の間引率ｓ／ｎのみ（Ｂ入力は初期化
されて０）で、鵬／ｎを出力する。第２段目の加算器２
１は、へ入力の■／ｎと８人力の―／ｎを加痺して、そ
の出力は２１　／ｎとなる。以下、同様にして第３段目
以降の加算器２１もＪｆｆｉ１様の加算動作を繰返す。

そして、最終段の加算器２１から、加算データが出力さ
れ記憶回路２２に入力、クロックで該記憶回路２２に記
憶され、この記憶値は次の間引きパターンを得る際の初
期値として初段の加算器２１のＢ入力に入る。

そして、以下同様の加算動作を繰返すことになる。

°このような加算動作において、各加算器２１は、その
加ｎ結果が１を越えたらキャリー信号Ｐ１〜Ｐｋを出力
する。ここで、各段のキャリー出力が１であるピットの
みを残し、０であるピットを間引くことで、ｋ回の演昨
を行ったのと同じ結果が得られるため、一度ににピット
の間引きパターンを得ることができ、ドツトイメージデ
ータの縮小処理に要する時間を短縮することができる。

次に第２図について説明する。図に示づ発明は、記憶回
路３１をｎ（ｌ設けて、ｎ次元方向の成分を持つデータ
の間引きが行えるようにしたものである。マルチプレク
サ３２によってセレクトされているチャネルの回路は第
１図の原理図と同じものであり、各次元毎に加算器２１
のキャリー出力Ｐ１〜Ｐｋから問引きパターンが得られ
る。今、ある次元（Ｗ４えは１次元（１≦ｉ≦ｎ））の
データの間引きパターンが得られたら、次にマルチプレ
クサ３２を次のチャネル（例えばｉ＋１チャネル）に切
換える。これにより、今度は１＋１次元のデータの間引
きパターンが同時に得られる。以下、同様にしてｎ次元
のデータの間引きパターンを得ることができる。

第１の発明を用いてｉ次元の間引きパターンを得ようと
すると、図に示す間引きパターン発生回路が０組必要と
なって回路が膨大なものとなるが、第２の発明によれば
マルチプレクサを用いて、各次元毎に切換えて処理を行
うことにより、加算回路の組は１組ですみ、回路を簡略
化することができる。

［実施例Ｊ以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は第１の発明の一実施例を示す構成ブロック図で
ある。図に示す実施例は加算器２１が７１個と、記憶回
路（ここではＤタイプフリップ７０ツブ）２２と、間引
きデータをセットするレジスタ４０とにより構成されて
いる。ここでは、間引率ｍ／ｎの間引きパターンを発生
するために、予めｗ／ｎの商を求めてその小数点以下８
ビツトをレジスタ４０に書込んでおく。次にＤタイプフ
リップフロップ２２のクリア人力ＣＬ　Ｒをクリアパル
スによりイネーブルすると、該フリップフロップ２２の
出力Ｑは初期化され４個の加算器２１のキＶり一出力Ｐ
１〜Ｐ４に４ビツト分の間引きパターンが出力されるここで、フリップフロップ２２のりＯツク人力ＣＬＫに
クロックを印加すると、最終段の加算器２１の出力がラ
ッチされ、そのＱ出力に現われる。

この値は初段の加１１固２１の８入力となる。この８入
力と間引率データ■／ｎとが加算され、同様の加暉処理
が４個の加算器２１で行われる。この結果、４個の加算
器２１のキャリー出力Ｐ１〜Ｐ４には続く４ビツトの間
引きパターンが現われる。

このようにしてクロックを続けて入力することｋより４
ビツト毎に次々に間引きパターンが得られることになる
。

第４図は、第２の発明の一実施例を示す構成ブロック図
である。第２図と同一部分には、同一の符号を付して示
す、、５１は、り０ツクをｎ個のＤタイプフリップ７０
ツブ３１のうらの何れか１つに与えるためのデマルチブ
レフナ、５２はクリアパルスをｎ個のＤタイプフリップ
７０ツブ３１のうらの何れか１つに与えるためのデマル
チプレクサである。５３は第１〜第ｎ次元までの各方向
のそれぞれについて、異なる間引率８１〜３ｎを与える
ためのマルチプレクサである。マルチプレクサ５１．５
２には、１からｎまでの次元のうちどの次元を選ぶかを
決めるための選択信号１〜ｎがそれぞれ与えられている
。

このように構成された回路において、第１〜第ｎ次元各
方向の何れかの間引きパターンを得る場合、先ず、マル
チプレク＋Ｊ３２．５３及びデマルチプレクサ５１．５
２に選択信号が与えられて、特定次元方向が決定８れる
。その後、デマルチプレクサ５２にクリアパルスを与え
て、指定された次元方向のＤタイプフリップフロップ３
１が初期化される。これにより、指定された次元方向の
間引きパターンかに個の加算器２１のキャリー出力Ｐ１
〜Ｐｋに同時に現われる。ここでりＯツクをデマルチプ
レクサ５３に与えてやると、現在指定されている次元方
向のＤタイプフリップフロップ３１に最終段の加算器２
１の出力がラッチされ、そのＱ出力に現われる。この加
算出力は、マルチプレクサ３２を介して初段の加算器２
１のＢ入力にフィードバックされる。このＢ入力と間引
率データ請／ｎとが加算され、同様の加算処理かに個の
加算器２１で行われる。この結果、ｋ個の加算器２１の
キャリー出力Ｐ１〜Ｐｋには続くにビットの問引きパタ
ーンが現れる。このようにして、クロックを続けて入力
することによってにビットＭに次々に間引きパターンが
得られることになる。

他の次元方向の間引きパターンを得る場合には、選択信
号を切換えてやればよい。

〔発明の効果１以上、詳細に説明したように、本発明によれば２人力を
もつ加算器を縦列接続して、間引率データを順次側ｎす
ることにより、各加算器のキャリー出力から同時に間引
きデータを取出せるのでドツトイメージデータの縮小処
理に要する時間を短縮することができる間引きパターン
発生回路を提供することができる。

【図面の簡単な説明】

第１図は第１の発明の原理ブロック図、第２図は第２の
発明の原理ブロック図、第３図は第１の発明の一実施例
を示す構成ブロック図、第４図は１１２の発明の一実施例を示を構成ブロック図
、第５図はデータ間引きの説明間、第６図は間引きパターン発生回路の構成例を示す図であ
る。第１図、第２図において、２１は加詐器、２２．３１は記憶回路、３２はマルチプレクサである。

Claims

【特許請求の範囲】

（１）２つの入力をもつ加算器（２１）を、その出力が
次段の加算器の一方の入力に接続されるように複数個接
続すると共に、最終段の加算器（２１）の出力を受ける
記憶回路（２２）を設け、前記複数個の加算器（２１）の他方の入力にはデータの
間引率を示すデータを共通に入力し、前記記憶回路（２２）の出力は初段の加算器（２１）の
入力にフィードバックする構成とし、各加算器（２１）のキャリー出力を間引きパターンとし
て用いるようにしたことを特徴とする間引きパターン発
生回路。
（２）２つの入力をもつ加算器（２１）を、その出力が
次段の加算器の一方の入力に接続されるように複数個接
続すると共に、最終段の加算器（２１）の出力を受ける
複数個の記憶回路（３１）と、これら複数個の記憶回路（３１）の出力を受けるマルチ
プレクサ（３２）とを設け、前記複数個の加算器（２１）の他方の入力にはデータの
間引率を示すデータを共通に入力し、前記マルチプレクサ（３２）の出力は初段の加算器（２
１）の入力にフィードバックする構成とし、各加算器（２１）のキャリー出力を間引きパターンとし
て用いるようにしたことを特徴とする間引きパターン発
生回路。