JPS6024009A - 半導体の不純物領域形成方法 - Google Patents
半導体の不純物領域形成方法Info
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- JPS6024009A JPS6024009A JP58132387A JP13238783A JPS6024009A JP S6024009 A JPS6024009 A JP S6024009A JP 58132387 A JP58132387 A JP 58132387A JP 13238783 A JP13238783 A JP 13238783A JP S6024009 A JPS6024009 A JP S6024009A
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- pattern
- mask
- mask pattern
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
0)産業上の利用分野
本発明は半導体基板に異なる大きさの不純物領域を2重
に形成する為の不純物領域形成方法に関する。
に形成する為の不純物領域形成方法に関する。
(ロ)従来技術
各種半導体素子には、第1図の断面図に示す如く、例え
ばP型の半導体基板(1)に、n型の第1の不純物領域
(2)と、この領域(2)を包囲するP+型の第2の不
純物領域(3)と、からなる2重構造の不純物領域を必
要とするものが多数存在し、例えば固体撮像素子の場合
、第1の不純物領域(2)としてオーバーフロードレイ
ン、第2の不純物領域(3)と゛してチャンネルストッ
パが設けられている。又、この他にもC−MO8素子等
がこれに該尚する。
ばP型の半導体基板(1)に、n型の第1の不純物領域
(2)と、この領域(2)を包囲するP+型の第2の不
純物領域(3)と、からなる2重構造の不純物領域を必
要とするものが多数存在し、例えば固体撮像素子の場合
、第1の不純物領域(2)としてオーバーフロードレイ
ン、第2の不純物領域(3)と゛してチャンネルストッ
パが設けられている。又、この他にもC−MO8素子等
がこれに該尚する。
従来、斯様な2重構造の不純物領域は、第2図(a)〜
(d)に工程順に示す如く、半導体基板(1)上に第1
のホトレジストIを塗布してこれをパターンニングし〔
同図(a) ) 、第1の不純物領域(2)を形成する
イオン種をイオン注入する〔同図Φ)〕。次に、上記第
1のホトレジストαυを剥離後、新たに第2のホトレジ
スト[3を塗布してこれをパターンニングする〔同図(
C)〕。この時、第2のホトレジスト(121のパター
ンにて上記第1の不純物領域(2)を含めその周囲の半
導体基板(IIの表面を露出せしめておき、この露出箇
所に第2の不純物領域(3〕を形成する為のイオン種を
イオン注入する〔同図(d)〕。その後第2のフォトレ
ジスト餞を剥離すると、第1図の如き2重構造の不純物
領域(2)(3)が得られる。
(d)に工程順に示す如く、半導体基板(1)上に第1
のホトレジストIを塗布してこれをパターンニングし〔
同図(a) ) 、第1の不純物領域(2)を形成する
イオン種をイオン注入する〔同図Φ)〕。次に、上記第
1のホトレジストαυを剥離後、新たに第2のホトレジ
スト[3を塗布してこれをパターンニングする〔同図(
C)〕。この時、第2のホトレジスト(121のパター
ンにて上記第1の不純物領域(2)を含めその周囲の半
導体基板(IIの表面を露出せしめておき、この露出箇
所に第2の不純物領域(3〕を形成する為のイオン種を
イオン注入する〔同図(d)〕。その後第2のフォトレ
ジスト餞を剥離すると、第1図の如き2重構造の不純物
領域(2)(3)が得られる。
斯様な従来方法に於いては、第1及び第2のフォトレジ
ストttn1uaのパターンニングの際に個別に用いら
れるフォトマスクの正確な位置合せが必要となるが、こ
の位置合せ精度を上げる事には限界があった。従って、
第2の不純物領域(3)の中央位置に第1の不純物領域
(2)を配置せしめる場合であっても、第2図(d)に
示す如く、第1の不純物領域(2)が第2の不純物領域
(3)中で偏って配置され、第1の不純物領域(2)を
包囲して対向する左右の第2の不純物領域(3)の巾L
1、L2が不均一になる不都合があシ、半導体−子の動
作に悪影響を与える惧れがあった。
ストttn1uaのパターンニングの際に個別に用いら
れるフォトマスクの正確な位置合せが必要となるが、こ
の位置合せ精度を上げる事には限界があった。従って、
第2の不純物領域(3)の中央位置に第1の不純物領域
(2)を配置せしめる場合であっても、第2図(d)に
示す如く、第1の不純物領域(2)が第2の不純物領域
(3)中で偏って配置され、第1の不純物領域(2)を
包囲して対向する左右の第2の不純物領域(3)の巾L
1、L2が不均一になる不都合があシ、半導体−子の動
作に悪影響を与える惧れがあった。
(ハ)発明の目的
本発明は第1の不純物領域と仁の第1の不純物領域を包
囲する第2の不純物領域との正確な位置合せを可能とし
た半導体の不純物領域形成方法を提供するものである。
囲する第2の不純物領域との正確な位置合せを可能とし
た半導体の不純物領域形成方法を提供するものである。
に)発明の構成
本発明の半導体の不純物領域の形成方法は、半導体基板
上に不純物を導入する際のマスクとなシ得る3層のマス
クを設け、上層及び下層マスクにて挟持された中間層マ
スクのみをウェットエツチングする事に依って生じる中
間層マスクパターンのサイドエツチング現象を利用し、
半導体基板に形成される第1の不純物領域とこれを包囲
する第2の不純物領域とを上記中間層マスクパターンの
サイドエツチング巾にて自己整合せしめるものである。
上に不純物を導入する際のマスクとなシ得る3層のマス
クを設け、上層及び下層マスクにて挟持された中間層マ
スクのみをウェットエツチングする事に依って生じる中
間層マスクパターンのサイドエツチング現象を利用し、
半導体基板に形成される第1の不純物領域とこれを包囲
する第2の不純物領域とを上記中間層マスクパターンの
サイドエツチング巾にて自己整合せしめるものである。
(ホ)実施例
第3図(a)〜(ロ))に本発明の半導体の不純物領域
形成方法を工程順に示し、これ等の図に基づいて本発明
方法を詳述する。
形成方法を工程順に示し、これ等の図に基づいて本発明
方法を詳述する。
先ず、同図(a)に示す如く、例えばP型のシリコンか
らなる半導体基板(1)表面に熱酸化処理に依って膜厚
0.1μmの酸化シリコン膜fi3を形成しておき、こ
の上にCVD法に依って、ドライエツチング可能な膜厚
0.3μmのポリシリ;ン!1Xa4、熱燐酸液にてウ
ェットエツチング可能な膜厚0,1μmの窒化シリコン
膜霞、及びドライエツチング可能な膜厚0.5μmの燐
ガラスaGからなる三層のマスク層を順次積層した後、
この上にフォトレジストr1ηを被着して、これを第1
の不純物領域の形状にパターンニングする。
らなる半導体基板(1)表面に熱酸化処理に依って膜厚
0.1μmの酸化シリコン膜fi3を形成しておき、こ
の上にCVD法に依って、ドライエツチング可能な膜厚
0.3μmのポリシリ;ン!1Xa4、熱燐酸液にてウ
ェットエツチング可能な膜厚0,1μmの窒化シリコン
膜霞、及びドライエツチング可能な膜厚0.5μmの燐
ガラスaGからなる三層のマスク層を順次積層した後、
この上にフォトレジストr1ηを被着して、これを第1
の不純物領域の形状にパターンニングする。
次に、同図中)に示す如く、フォトレジスト(171)
くターンから露出した上層の燐ガラス膜翰箇所をドライ
エツチングした後、フォトレジスト囲を除去して上層マ
スクパターン舖を得る。この時のエツチングには、反応
性ガスとしてCHF s +02を用いたりアクティブ
イオンエツチング法(出力1KW、圧力0゜1Torr
)が用いられる。
くターンから露出した上層の燐ガラス膜翰箇所をドライ
エツチングした後、フォトレジスト囲を除去して上層マ
スクパターン舖を得る。この時のエツチングには、反応
性ガスとしてCHF s +02を用いたりアクティブ
イオンエツチング法(出力1KW、圧力0゜1Torr
)が用いられる。
その後、同図(C)に示す如く、上記上層マスクパター
ン11Bの開口部から露出した窒化シリコン膜α9箇所
を液温180℃の熱燐酸液にてウェットエツチングする
事に依って、この箇所に加えてその周囲箇所まで均等な
巾でサイドエツチングされ、窒化シリコン膜15の開貝
部よシ大なる開口部を備えた中間層マスクパターンdが
得られる二この時、窒化シリコン膜−〇サイドエッチ巾
は熱燐酸液の濃度及びエツチング時間等を調整する事に
依って制御され、これに依って$1の不純物領域の形状
を規定する上層マスクパターン(11の開口部に対して
、第2の不純物領域の形状を規定する中間層マスクパタ
ーン四の開口部が同心的に拡大される。
ン11Bの開口部から露出した窒化シリコン膜α9箇所
を液温180℃の熱燐酸液にてウェットエツチングする
事に依って、この箇所に加えてその周囲箇所まで均等な
巾でサイドエツチングされ、窒化シリコン膜15の開貝
部よシ大なる開口部を備えた中間層マスクパターンdが
得られる二この時、窒化シリコン膜−〇サイドエッチ巾
は熱燐酸液の濃度及びエツチング時間等を調整する事に
依って制御され、これに依って$1の不純物領域の形状
を規定する上層マスクパターン(11の開口部に対して
、第2の不純物領域の形状を規定する中間層マスクパタ
ーン四の開口部が同心的に拡大される。
そして同図(ψに示す如く、上層マスクパターンatを
用いて下層のマスク層aeをドライエツチングし、この
上層マスクパターンaGと同一パターンの下層マスクパ
ターンIを得て、これに依って露出した酸化シリコン膜
a3を介してP型の半導体基板(1)内に第1の不純物
例えば燐をイオン注入してN型領域からなる第1の不純
物領域(2)を形成する。
用いて下層のマスク層aeをドライエツチングし、この
上層マスクパターンaGと同一パターンの下層マスクパ
ターンIを得て、これに依って露出した酸化シリコン膜
a3を介してP型の半導体基板(1)内に第1の不純物
例えば燐をイオン注入してN型領域からなる第1の不純
物領域(2)を形成する。
尚、ポリシリコンからなる下層マスクパターンIのドラ
イエツチング形成に際しては、上層マスクパターンaG
のそれと同様にリアクティブイオンエツチング法が用い
られるが、この時の反応性ガスはマスクとしての燐ガラ
スからなる上層マスクパターン114をエツチングする
事なくポリシリコンを効果的にエツチングできるCF
4 +02が使用される。
イエツチング形成に際しては、上層マスクパターンaG
のそれと同様にリアクティブイオンエツチング法が用い
られるが、この時の反応性ガスはマスクとしての燐ガラ
スからなる上層マスクパターン114をエツチングする
事なくポリシリコンを効果的にエツチングできるCF
4 +02が使用される。
次に、同図(e)に示す如く、燐ガラスからなる上層マ
スクパターンlfiを弗酸−弗化アンモニウム系エツチ
ング液で除去する。この時開口部から露出した酸化シリ
コン膜03が少なくとも005fim8度は残存する様
に燐ガラスと酸化・シリコンとのエツチング速度比を燐
ガラスの燐濃度(約8%)を選定する事に依って調整し
ておく。
スクパターンlfiを弗酸−弗化アンモニウム系エツチ
ング液で除去する。この時開口部から露出した酸化シリ
コン膜03が少なくとも005fim8度は残存する様
に燐ガラスと酸化・シリコンとのエツチング速度比を燐
ガラスの燐濃度(約8%)を選定する事に依って調整し
ておく。
続いて同図(f)に示す如く、中間層マスクパターンf
i5の開口部から露出した下層マスクパターンUの開口
部の周囲箇所を、同図(e)の場合と同様にドライエツ
チングして中間層マスクパターン四と同一パターンの下
層マスクパターン(141を得て、これに依って露出し
た酸化シリコン膜a3を介してP型の半導体基板(1)
内に第2の不純物、例えばボロシをイオン注入する。そ
の結果、N型の第1の不純物領域(2)を均等な巾で包
囲するP+型の第2の不純物領域(3)が形成される。
i5の開口部から露出した下層マスクパターンUの開口
部の周囲箇所を、同図(e)の場合と同様にドライエツ
チングして中間層マスクパターン四と同一パターンの下
層マスクパターン(141を得て、これに依って露出し
た酸化シリコン膜a3を介してP型の半導体基板(1)
内に第2の不純物、例えばボロシをイオン注入する。そ
の結果、N型の第1の不純物領域(2)を均等な巾で包
囲するP+型の第2の不純物領域(3)が形成される。
そして最後に、同図は)に示す如く、上記中間及び下層
マスクパターンd%I′を〒夫々例えばウェットエツチ
ング法又はドライエツチング法等を用いてエツチング除
去する事に依りて、2重構造の不純物領域(2)(3)
を備えた半導体基板(11が得られる。
マスクパターンd%I′を〒夫々例えばウェットエツチ
ング法又はドライエツチング法等を用いてエツチング除
去する事に依りて、2重構造の不純物領域(2)(3)
を備えた半導体基板(11が得られる。
斯る本発明方法に於いては、第2の不純物領域(3)を
規定する中間層マスクパターン(15が第1の不純物領
域(2)を規定する上層マスクパターン叫をマスクとし
てウェットエツチングされ、その均等なサイドエッチ巾
にて、これ等両マスクパターン115霞は自己整合され
る事となる。従って両マスクパターン(15(lGの相
対的位置は自づと定められておシ、これに依って第2の
不純物領域(3)の中央に第1の不純物領域(2)が正
確に位置する事となる。
規定する中間層マスクパターン(15が第1の不純物領
域(2)を規定する上層マスクパターン叫をマスクとし
てウェットエツチングされ、その均等なサイドエッチ巾
にて、これ等両マスクパターン115霞は自己整合され
る事となる。従って両マスクパターン(15(lGの相
対的位置は自づと定められておシ、これに依って第2の
不純物領域(3)の中央に第1の不純物領域(2)が正
確に位置する事となる。
(へ)発明の効果
本発明の半導体の不純物領域形成方法は、以上の説明か
ら明らかな如く、半導体基板上に三層のマスクを設け、
上層マスクを選択エツチングして得られる第1の不純物
領域の形状を規定する上層マスクパターンに対して、中
間層マスクをウェットエツチングする事に依って得られ
る中間層マスクパターンの均等なサイドエツチング中に
て上記第1の不純物領域を包囲する第2の不純物領域の
形状を規定するものであるので、従来方法に必要であっ
たマスク合ぜを必要とせずとも第1及び第2の両不純物
領域の相対的位置が決定される事となシ、これ等不純物
領域の正確な位置合せが可能となる。従って半導体素子
の2・重構造の不純物領域の精度を高め、斯る素子の動
作の安定性を図る事ができるばかシか、大巾な小型集積
化が可能となる。
ら明らかな如く、半導体基板上に三層のマスクを設け、
上層マスクを選択エツチングして得られる第1の不純物
領域の形状を規定する上層マスクパターンに対して、中
間層マスクをウェットエツチングする事に依って得られ
る中間層マスクパターンの均等なサイドエツチング中に
て上記第1の不純物領域を包囲する第2の不純物領域の
形状を規定するものであるので、従来方法に必要であっ
たマスク合ぜを必要とせずとも第1及び第2の両不純物
領域の相対的位置が決定される事となシ、これ等不純物
領域の正確な位置合せが可能となる。従って半導体素子
の2・重構造の不純物領域の精度を高め、斯る素子の動
作の安定性を図る事ができるばかシか、大巾な小型集積
化が可能となる。
第1図は不純物半導体の断面図、第2図e)〜(d)は
従来の半導体の不純物領域形成方法を工程順に示した断
面図、第6図(→〜偲)は本発明の半導体の不純物領域
形成方法を工程順に示した断面図である0 (1)・・・半導体基板、(2)−・・第1の不純物領
域、(3)・・・第2の不純物領域、(141(14)
・・・下層マスクツくターン、d・・・中間層マスクパ
ターン、鵠′・・・上層マスク・(ターン。 第2図 +0ノナ 第3図 tα)
従来の半導体の不純物領域形成方法を工程順に示した断
面図、第6図(→〜偲)は本発明の半導体の不純物領域
形成方法を工程順に示した断面図である0 (1)・・・半導体基板、(2)−・・第1の不純物領
域、(3)・・・第2の不純物領域、(141(14)
・・・下層マスクツくターン、d・・・中間層マスクパ
ターン、鵠′・・・上層マスク・(ターン。 第2図 +0ノナ 第3図 tα)
Claims (1)
- 【特許請求の範囲】 1)半導体基板上に不純物を導入する際のマスクとな)
得るドライエツチング可能な下層マスク、ウェットエツ
チング可能な中間層マスク、及び上層マスクを6層に積
層せしめ、 上記上層マスクを選択エツチングして上層マスクパター
ンを得、上記下層マスクを該上層マスクハターント同一
パターンの下層マスクパターンにドライエツチングする
事に依ってそのパターンの開口部から露出した半導体基
板に不純物を導入して第1の不純物領域を形成すると共
に、中間層マスクをウェットエツチングする事に依って
該中間層マスクをサイドエツチングして下層マスクパタ
ーンの開口部よシ犬なる開口部を有する中間層マスクパ
ターンを得、上記下層マスクパターンをさらに該中間層
4スクパターンと同一パターンにドライエツチングする
事に依ってそのパターンの開口部から露出した半導体基
板に不純物を導入して上記第1の不純物領域を包囲した
第2の不純物領域を形成する事を特徴とした半導体の不
純物領域や形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58132387A JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58132387A JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6024009A true JPS6024009A (ja) | 1985-02-06 |
Family
ID=15080194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58132387A Pending JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6024009A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007042803A (ja) * | 2005-08-02 | 2007-02-15 | Honda Motor Co Ltd | イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法 |
JP2014096465A (ja) * | 2012-11-09 | 2014-05-22 | Fuji Electric Co Ltd | 炭化珪素mos型半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS546778A (en) * | 1977-06-17 | 1979-01-19 | Sharp Corp | Manufacture of mos field effect transistor |
JPS5619743A (en) * | 1979-07-26 | 1981-02-24 | Toyoda Gosei Co Ltd | Vulcanizing tank |
-
1983
- 1983-07-19 JP JP58132387A patent/JPS6024009A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS546778A (en) * | 1977-06-17 | 1979-01-19 | Sharp Corp | Manufacture of mos field effect transistor |
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JP2014096465A (ja) * | 2012-11-09 | 2014-05-22 | Fuji Electric Co Ltd | 炭化珪素mos型半導体装置の製造方法 |
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