JPS6024009A - 半導体の不純物領域形成方法 - Google Patents
半導体の不純物領域形成方法Info
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- JPS6024009A JPS6024009A JP58132387A JP13238783A JPS6024009A JP S6024009 A JPS6024009 A JP S6024009A JP 58132387 A JP58132387 A JP 58132387A JP 13238783 A JP13238783 A JP 13238783A JP S6024009 A JPS6024009 A JP S6024009A
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- mask
- mask pattern
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
０）産業上の利用分野
本発明は半導体基板に異なる大きさの不純物領域を２重
に形成する為の不純物領域形成方法に関する。
に形成する為の不純物領域形成方法に関する。
（ロ）従来技術
各種半導体素子には、第１図の断面図に示す如く、例え
ばＰ型の半導体基板（１）に、ｎ型の第１の不純物領域
（２）と、この領域（２）を包囲するＰ＋型の第２の不
純物領域（３）と、からなる２重構造の不純物領域を必
要とするものが多数存在し、例えば固体撮像素子の場合
、第１の不純物領域（２）としてオーバーフロードレイ
ン、第２の不純物領域（３）と゛してチャンネルストッ
パが設けられている。又、この他にもＣ−ＭＯ８素子等
がこれに該尚する。
ばＰ型の半導体基板（１）に、ｎ型の第１の不純物領域
（２）と、この領域（２）を包囲するＰ＋型の第２の不
純物領域（３）と、からなる２重構造の不純物領域を必
要とするものが多数存在し、例えば固体撮像素子の場合
、第１の不純物領域（２）としてオーバーフロードレイ
ン、第２の不純物領域（３）と゛してチャンネルストッ
パが設けられている。又、この他にもＣ−ＭＯ８素子等
がこれに該尚する。
従来、斯様な２重構造の不純物領域は、第２図（ａ）〜
（ｄ）に工程順に示す如く、半導体基板（１）上に第１
のホトレジストＩを塗布してこれをパターンニングし〔
同図（ａ） ） 、第１の不純物領域（２）を形成する
イオン種をイオン注入する〔同図Φ）〕。次に、上記第
１のホトレジストαυを剥離後、新たに第２のホトレジ
スト［３を塗布してこれをパターンニングする〔同図（
Ｃ）〕。この時、第２のホトレジスト（１２１のパター
ンにて上記第１の不純物領域（２）を含めその周囲の半
導体基板（ＩＩの表面を露出せしめておき、この露出箇
所に第２の不純物領域（３〕を形成する為のイオン種を
イオン注入する〔同図（ｄ）〕。その後第２のフォトレ
ジスト餞を剥離すると、第１図の如き２重構造の不純物
領域（２）（３）が得られる。
（ｄ）に工程順に示す如く、半導体基板（１）上に第１
のホトレジストＩを塗布してこれをパターンニングし〔
同図（ａ） ） 、第１の不純物領域（２）を形成する
イオン種をイオン注入する〔同図Φ）〕。次に、上記第
１のホトレジストαυを剥離後、新たに第２のホトレジ
スト［３を塗布してこれをパターンニングする〔同図（
Ｃ）〕。この時、第２のホトレジスト（１２１のパター
ンにて上記第１の不純物領域（２）を含めその周囲の半
導体基板（ＩＩの表面を露出せしめておき、この露出箇
所に第２の不純物領域（３〕を形成する為のイオン種を
イオン注入する〔同図（ｄ）〕。その後第２のフォトレ
ジスト餞を剥離すると、第１図の如き２重構造の不純物
領域（２）（３）が得られる。
斯様な従来方法に於いては、第１及び第２のフォトレジ
ストｔｔｎ１ｕａのパターンニングの際に個別に用いら
れるフォトマスクの正確な位置合せが必要となるが、こ
の位置合せ精度を上げる事には限界があった。従って、
第２の不純物領域（３）の中央位置に第１の不純物領域
（２）を配置せしめる場合であっても、第２図（ｄ）に
示す如く、第１の不純物領域（２）が第２の不純物領域
（３）中で偏って配置され、第１の不純物領域（２）を
包囲して対向する左右の第２の不純物領域（３）の巾Ｌ
１、Ｌ２が不均一になる不都合があシ、半導体−子の動
作に悪影響を与える惧れがあった。
ストｔｔｎ１ｕａのパターンニングの際に個別に用いら
れるフォトマスクの正確な位置合せが必要となるが、こ
の位置合せ精度を上げる事には限界があった。従って、
第２の不純物領域（３）の中央位置に第１の不純物領域
（２）を配置せしめる場合であっても、第２図（ｄ）に
示す如く、第１の不純物領域（２）が第２の不純物領域
（３）中で偏って配置され、第１の不純物領域（２）を
包囲して対向する左右の第２の不純物領域（３）の巾Ｌ
１、Ｌ２が不均一になる不都合があシ、半導体−子の動
作に悪影響を与える惧れがあった。
（ハ）発明の目的
本発明は第１の不純物領域と仁の第１の不純物領域を包
囲する第２の不純物領域との正確な位置合せを可能とし
た半導体の不純物領域形成方法を提供するものである。
囲する第２の不純物領域との正確な位置合せを可能とし
た半導体の不純物領域形成方法を提供するものである。
に）発明の構成
本発明の半導体の不純物領域の形成方法は、半導体基板
上に不純物を導入する際のマスクとなシ得る３層のマス
クを設け、上層及び下層マスクにて挟持された中間層マ
スクのみをウェットエツチングする事に依って生じる中
間層マスクパターンのサイドエツチング現象を利用し、
半導体基板に形成される第１の不純物領域とこれを包囲
する第２の不純物領域とを上記中間層マスクパターンの
サイドエツチング巾にて自己整合せしめるものである。
上に不純物を導入する際のマスクとなシ得る３層のマス
クを設け、上層及び下層マスクにて挟持された中間層マ
スクのみをウェットエツチングする事に依って生じる中
間層マスクパターンのサイドエツチング現象を利用し、
半導体基板に形成される第１の不純物領域とこれを包囲
する第２の不純物領域とを上記中間層マスクパターンの
サイドエツチング巾にて自己整合せしめるものである。
（ホ）実施例
第３図（ａ）〜（ロ））に本発明の半導体の不純物領域
形成方法を工程順に示し、これ等の図に基づいて本発明
方法を詳述する。
形成方法を工程順に示し、これ等の図に基づいて本発明
方法を詳述する。
先ず、同図（ａ）に示す如く、例えばＰ型のシリコンか
らなる半導体基板（１）表面に熱酸化処理に依って膜厚
０．１μｍの酸化シリコン膜ｆｉ３を形成しておき、こ
の上にＣＶＤ法に依って、ドライエツチング可能な膜厚
０．３μｍのポリシリ；ン！１Ｘａ４、熱燐酸液にてウ
ェットエツチング可能な膜厚０，１μｍの窒化シリコン
膜霞、及びドライエツチング可能な膜厚０．５μｍの燐
ガラスａＧからなる三層のマスク層を順次積層した後、
この上にフォトレジストｒ１ηを被着して、これを第１
の不純物領域の形状にパターンニングする。
らなる半導体基板（１）表面に熱酸化処理に依って膜厚
０．１μｍの酸化シリコン膜ｆｉ３を形成しておき、こ
の上にＣＶＤ法に依って、ドライエツチング可能な膜厚
０．３μｍのポリシリ；ン！１Ｘａ４、熱燐酸液にてウ
ェットエツチング可能な膜厚０，１μｍの窒化シリコン
膜霞、及びドライエツチング可能な膜厚０．５μｍの燐
ガラスａＧからなる三層のマスク層を順次積層した後、
この上にフォトレジストｒ１ηを被着して、これを第１
の不純物領域の形状にパターンニングする。
次に、同図中）に示す如く、フォトレジスト（１７１）
くターンから露出した上層の燐ガラス膜翰箇所をドライ
エツチングした後、フォトレジスト囲を除去して上層マ
スクパターン舖を得る。この時のエツチングには、反応
性ガスとしてＣＨＦ ｓ ＋０２を用いたりアクティブ
イオンエツチング法（出力１ＫＷ、圧力０゜１Ｔｏｒｒ
）が用いられる。
くターンから露出した上層の燐ガラス膜翰箇所をドライ
エツチングした後、フォトレジスト囲を除去して上層マ
スクパターン舖を得る。この時のエツチングには、反応
性ガスとしてＣＨＦ ｓ ＋０２を用いたりアクティブ
イオンエツチング法（出力１ＫＷ、圧力０゜１Ｔｏｒｒ
）が用いられる。
その後、同図（Ｃ）に示す如く、上記上層マスクパター
ン１１Ｂの開口部から露出した窒化シリコン膜α９箇所
を液温１８０℃の熱燐酸液にてウェットエツチングする
事に依って、この箇所に加えてその周囲箇所まで均等な
巾でサイドエツチングされ、窒化シリコン膜１５の開貝
部よシ大なる開口部を備えた中間層マスクパターンｄが
得られる二この時、窒化シリコン膜−〇サイドエッチ巾
は熱燐酸液の濃度及びエツチング時間等を調整する事に
依って制御され、これに依って＄１の不純物領域の形状
を規定する上層マスクパターン（１１の開口部に対して
、第２の不純物領域の形状を規定する中間層マスクパタ
ーン四の開口部が同心的に拡大される。
ン１１Ｂの開口部から露出した窒化シリコン膜α９箇所
を液温１８０℃の熱燐酸液にてウェットエツチングする
事に依って、この箇所に加えてその周囲箇所まで均等な
巾でサイドエツチングされ、窒化シリコン膜１５の開貝
部よシ大なる開口部を備えた中間層マスクパターンｄが
得られる二この時、窒化シリコン膜−〇サイドエッチ巾
は熱燐酸液の濃度及びエツチング時間等を調整する事に
依って制御され、これに依って＄１の不純物領域の形状
を規定する上層マスクパターン（１１の開口部に対して
、第２の不純物領域の形状を規定する中間層マスクパタ
ーン四の開口部が同心的に拡大される。
そして同図（ψに示す如く、上層マスクパターンａｔを
用いて下層のマスク層ａｅをドライエツチングし、この
上層マスクパターンａＧと同一パターンの下層マスクパ
ターンＩを得て、これに依って露出した酸化シリコン膜
ａ３を介してＰ型の半導体基板（１）内に第１の不純物
例えば燐をイオン注入してＮ型領域からなる第１の不純
物領域（２）を形成する。
用いて下層のマスク層ａｅをドライエツチングし、この
上層マスクパターンａＧと同一パターンの下層マスクパ
ターンＩを得て、これに依って露出した酸化シリコン膜
ａ３を介してＰ型の半導体基板（１）内に第１の不純物
例えば燐をイオン注入してＮ型領域からなる第１の不純
物領域（２）を形成する。
尚、ポリシリコンからなる下層マスクパターンＩのドラ
イエツチング形成に際しては、上層マスクパターンａＧ
のそれと同様にリアクティブイオンエツチング法が用い
られるが、この時の反応性ガスはマスクとしての燐ガラ
スからなる上層マスクパターン１１４をエツチングする
事なくポリシリコンを効果的にエツチングできるＣＦ
４ ＋０２が使用される。
イエツチング形成に際しては、上層マスクパターンａＧ
のそれと同様にリアクティブイオンエツチング法が用い
られるが、この時の反応性ガスはマスクとしての燐ガラ
スからなる上層マスクパターン１１４をエツチングする
事なくポリシリコンを効果的にエツチングできるＣＦ
４ ＋０２が使用される。
次に、同図（ｅ）に示す如く、燐ガラスからなる上層マ
スクパターンｌｆｉを弗酸−弗化アンモニウム系エツチ
ング液で除去する。この時開口部から露出した酸化シリ
コン膜０３が少なくとも００５ｆｉｍ８度は残存する様
に燐ガラスと酸化・シリコンとのエツチング速度比を燐
ガラスの燐濃度（約８％）を選定する事に依って調整し
ておく。
スクパターンｌｆｉを弗酸−弗化アンモニウム系エツチ
ング液で除去する。この時開口部から露出した酸化シリ
コン膜０３が少なくとも００５ｆｉｍ８度は残存する様
に燐ガラスと酸化・シリコンとのエツチング速度比を燐
ガラスの燐濃度（約８％）を選定する事に依って調整し
ておく。
続いて同図（ｆ）に示す如く、中間層マスクパターンｆ
ｉ５の開口部から露出した下層マスクパターンＵの開口
部の周囲箇所を、同図（ｅ）の場合と同様にドライエツ
チングして中間層マスクパターン四と同一パターンの下
層マスクパターン（１４１を得て、これに依って露出し
た酸化シリコン膜ａ３を介してＰ型の半導体基板（１）
内に第２の不純物、例えばボロシをイオン注入する。そ
の結果、Ｎ型の第１の不純物領域（２）を均等な巾で包
囲するＰ＋型の第２の不純物領域（３）が形成される。
ｉ５の開口部から露出した下層マスクパターンＵの開口
部の周囲箇所を、同図（ｅ）の場合と同様にドライエツ
チングして中間層マスクパターン四と同一パターンの下
層マスクパターン（１４１を得て、これに依って露出し
た酸化シリコン膜ａ３を介してＰ型の半導体基板（１）
内に第２の不純物、例えばボロシをイオン注入する。そ
の結果、Ｎ型の第１の不純物領域（２）を均等な巾で包
囲するＰ＋型の第２の不純物領域（３）が形成される。
そして最後に、同図は）に示す如く、上記中間及び下層
マスクパターンｄ％Ｉ′を〒夫々例えばウェットエツチ
ング法又はドライエツチング法等を用いてエツチング除
去する事に依りて、２重構造の不純物領域（２）（３）
を備えた半導体基板（１１が得られる。
マスクパターンｄ％Ｉ′を〒夫々例えばウェットエツチ
ング法又はドライエツチング法等を用いてエツチング除
去する事に依りて、２重構造の不純物領域（２）（３）
を備えた半導体基板（１１が得られる。
斯る本発明方法に於いては、第２の不純物領域（３）を
規定する中間層マスクパターン（１５が第１の不純物領
域（２）を規定する上層マスクパターン叫をマスクとし
てウェットエツチングされ、その均等なサイドエッチ巾
にて、これ等両マスクパターン１１５霞は自己整合され
る事となる。従って両マスクパターン（１５（ｌＧの相
対的位置は自づと定められておシ、これに依って第２の
不純物領域（３）の中央に第１の不純物領域（２）が正
確に位置する事となる。
規定する中間層マスクパターン（１５が第１の不純物領
域（２）を規定する上層マスクパターン叫をマスクとし
てウェットエツチングされ、その均等なサイドエッチ巾
にて、これ等両マスクパターン１１５霞は自己整合され
る事となる。従って両マスクパターン（１５（ｌＧの相
対的位置は自づと定められておシ、これに依って第２の
不純物領域（３）の中央に第１の不純物領域（２）が正
確に位置する事となる。
（へ）発明の効果
本発明の半導体の不純物領域形成方法は、以上の説明か
ら明らかな如く、半導体基板上に三層のマスクを設け、
上層マスクを選択エツチングして得られる第１の不純物
領域の形状を規定する上層マスクパターンに対して、中
間層マスクをウェットエツチングする事に依って得られ
る中間層マスクパターンの均等なサイドエツチング中に
て上記第１の不純物領域を包囲する第２の不純物領域の
形状を規定するものであるので、従来方法に必要であっ
たマスク合ぜを必要とせずとも第１及び第２の両不純物
領域の相対的位置が決定される事となシ、これ等不純物
領域の正確な位置合せが可能となる。従って半導体素子
の２・重構造の不純物領域の精度を高め、斯る素子の動
作の安定性を図る事ができるばかシか、大巾な小型集積
化が可能となる。
ら明らかな如く、半導体基板上に三層のマスクを設け、
上層マスクを選択エツチングして得られる第１の不純物
領域の形状を規定する上層マスクパターンに対して、中
間層マスクをウェットエツチングする事に依って得られ
る中間層マスクパターンの均等なサイドエツチング中に
て上記第１の不純物領域を包囲する第２の不純物領域の
形状を規定するものであるので、従来方法に必要であっ
たマスク合ぜを必要とせずとも第１及び第２の両不純物
領域の相対的位置が決定される事となシ、これ等不純物
領域の正確な位置合せが可能となる。従って半導体素子
の２・重構造の不純物領域の精度を高め、斯る素子の動
作の安定性を図る事ができるばかシか、大巾な小型集積
化が可能となる。
第１図は不純物半導体の断面図、第２図ｅ）〜（ｄ）は
従来の半導体の不純物領域形成方法を工程順に示した断
面図、第６図（→〜偲）は本発明の半導体の不純物領域
形成方法を工程順に示した断面図である０ （１）・・・半導体基板、（２）−・・第１の不純物領
域、（３）・・・第２の不純物領域、（１４１（１４）
・・・下層マスクツくターン、ｄ・・・中間層マスクパ
ターン、鵠′・・・上層マスク・（ターン。 第２図 ＋０ノナ 第３図 ｔα）
従来の半導体の不純物領域形成方法を工程順に示した断
面図、第６図（→〜偲）は本発明の半導体の不純物領域
形成方法を工程順に示した断面図である０ （１）・・・半導体基板、（２）−・・第１の不純物領
域、（３）・・・第２の不純物領域、（１４１（１４）
・・・下層マスクツくターン、ｄ・・・中間層マスクパ
ターン、鵠′・・・上層マスク・（ターン。 第２図 ＋０ノナ 第３図 ｔα）
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に不純物を導入する際のマスクとな）
得るドライエツチング可能な下層マスク、ウェットエツ
チング可能な中間層マスク、及び上層マスクを６層に積
層せしめ、 上記上層マスクを選択エツチングして上層マスクパター
ンを得、上記下層マスクを該上層マスクハターント同一
パターンの下層マスクパターンにドライエツチングする
事に依ってそのパターンの開口部から露出した半導体基
板に不純物を導入して第１の不純物領域を形成すると共
に、中間層マスクをウェットエツチングする事に依って
該中間層マスクをサイドエツチングして下層マスクパタ
ーンの開口部よシ犬なる開口部を有する中間層マスクパ
ターンを得、上記下層マスクパターンをさらに該中間層
４スクパターンと同一パターンにドライエツチングする
事に依ってそのパターンの開口部から露出した半導体基
板に不純物を導入して上記第１の不純物領域を包囲した
第２の不純物領域を形成する事を特徴とした半導体の不
純物領域や形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132387A JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132387A JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024009A true JPS6024009A (ja) | 1985-02-06 |
Family
ID=15080194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132387A Pending JPS6024009A (ja) | 1983-07-19 | 1983-07-19 | 半導体の不純物領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042803A (ja) * | 2005-08-02 | 2007-02-15 | Honda Motor Co Ltd | イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法 |
| JP2014096465A (ja) * | 2012-11-09 | 2014-05-22 | Fuji Electric Co Ltd | 炭化珪素ｍｏｓ型半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546778A (en) * | 1977-06-17 | 1979-01-19 | Sharp Corp | Manufacture of mos field effect transistor |
| JPS5619743A (en) * | 1979-07-26 | 1981-02-24 | Toyoda Gosei Co Ltd | Vulcanizing tank |
-
1983
- 1983-07-19 JP JP58132387A patent/JPS6024009A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546778A (en) * | 1977-06-17 | 1979-01-19 | Sharp Corp | Manufacture of mos field effect transistor |
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| JP2014096465A (ja) * | 2012-11-09 | 2014-05-22 | Fuji Electric Co Ltd | 炭化珪素ｍｏｓ型半導体装置の製造方法 |
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