JPS62131538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62131538A JPS62131538A JP27305985A JP27305985A JPS62131538A JP S62131538 A JPS62131538 A JP S62131538A JP 27305985 A JP27305985 A JP 27305985A JP 27305985 A JP27305985 A JP 27305985A JP S62131538 A JPS62131538 A JP S62131538A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- oxidation
- impurity
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体装置の製造方法の改良に係わる。
従来、半導体装置は、例えば第２図（ａ）〜（Ｃ）に示
すように製造されている。 まず、表面の結晶方位１０
０のＰ−型のシリコン基板１−［に、厚さ約９００人の
熱酸化ｌ１１２、厚さ約２５００人のシリコン窒化膜３
を順次形成する（１２図（ａ）図示）。つづいて、この
シリコン窒化ｌｌ１Ｓ上にレジスト膜４を形成した模、
このレジスト膜にフィールド酸化膜形成予定部に対応し
て写真蝕刻法により窓５を開口した。次いで、このレジ
ストＢＩ４をマスクとして反応性イオンエツチングによ
り、前記窓５より露出するシリコン窒化膜３を選択的に
除去して該シリコン窒化膜３に窓６を開口した。しかる
後、シリコン窒化１１１３の窓６とレジスト膜４の窓５
を介して、熱酸化膜２を貫通してシリコン基板１内に、
反転防止用の不純物を高濃度でイオン注入し、イオン注
入層７を形成する（第２図（ｂ）図示）。更に、前記レ
ジスト膜４を除去した後、残存したシリコン窒化膜３を
マスクとして酸化性の雰囲気で熱酸化を施し、厚さ約５
ｏｏｏ人のフィールド酸化ＷＡ８を形成する。この熱処
理によって前記イオン注入層７は、拡散してフィールド
酸化ｇ１８の直下に高濃度の反転防止層９が形成される
。ひきつづき、前記シリコン窒化膜８を除去した後、フ
ィールド酸化膜で囲まれた島領域に不純物拡散等の処理
を施して、所定の使用を満たした半導体装置を得る（第
２図（Ｃ）図示）。
すように製造されている。 まず、表面の結晶方位１０
０のＰ−型のシリコン基板１−［に、厚さ約９００人の
熱酸化ｌ１１２、厚さ約２５００人のシリコン窒化膜３
を順次形成する（１２図（ａ）図示）。つづいて、この
シリコン窒化ｌｌ１Ｓ上にレジスト膜４を形成した模、
このレジスト膜にフィールド酸化膜形成予定部に対応し
て写真蝕刻法により窓５を開口した。次いで、このレジ
ストＢＩ４をマスクとして反応性イオンエツチングによ
り、前記窓５より露出するシリコン窒化膜３を選択的に
除去して該シリコン窒化膜３に窓６を開口した。しかる
後、シリコン窒化１１１３の窓６とレジスト膜４の窓５
を介して、熱酸化膜２を貫通してシリコン基板１内に、
反転防止用の不純物を高濃度でイオン注入し、イオン注
入層７を形成する（第２図（ｂ）図示）。更に、前記レ
ジスト膜４を除去した後、残存したシリコン窒化膜３を
マスクとして酸化性の雰囲気で熱酸化を施し、厚さ約５
ｏｏｏ人のフィールド酸化ＷＡ８を形成する。この熱処
理によって前記イオン注入層７は、拡散してフィールド
酸化ｇ１８の直下に高濃度の反転防止層９が形成される
。ひきつづき、前記シリコン窒化膜８を除去した後、フ
ィールド酸化膜で囲まれた島領域に不純物拡散等の処理
を施して、所定の使用を満たした半導体装置を得る（第
２図（Ｃ）図示）。
しかしながら、従来技術によれば、イオン注入層７はフ
ィールド酸化１８の形成時に、フィールド酸化ＩＩ ８
の端の直下まで形成されることになる。
ィールド酸化１８の形成時に、フィールド酸化ＩＩ ８
の端の直下まで形成されることになる。
従って、第３図に示すように、素子領域内に不純物拡散
等より基板１とは逆タイプの拡散層１０を形成した場合
、この拡散層１０と高濃度の反転防止層９は接する。そ
の結果、拡散層１０の耐性（降伏電圧）は、基板１と接
している場合より低下し、高電圧下で使用するところの
半導体装置では十分な耐性を得る事が困難となる。
等より基板１とは逆タイプの拡散層１０を形成した場合
、この拡散層１０と高濃度の反転防止層９は接する。そ
の結果、拡散層１０の耐性（降伏電圧）は、基板１と接
している場合より低下し、高電圧下で使用するところの
半導体装置では十分な耐性を得る事が困難となる。
（発明の目的）
本発明は上記事情に鑑みてなされたもので、高濃度の反
転防止層と素子領域の拡散層の接触を防止することによ
り、拡散層の耐性の増大を容易に得ることができる半導
体装置の製造方法を提供することを目的とする。
転防止層と素子領域の拡散層の接触を防止することによ
り、拡散層の耐性の増大を容易に得ることができる半導
体装置の製造方法を提供することを目的とする。
本発明は、半導体基板上に絶縁膜、耐酸化性膜を順次積
層する形成する工程と、前記耐酸化性膜をパターニング
して窓を有する耐酸化性膜パターンを形成する工程と、
この耐酸化性膜パターンの窓から前記基板に不純物をイ
オン注入する工程と、全面に異方性エツチング可能な被
膜を堆積した後、これを異方性イオンエツチングにより
除去し前記耐酸化性膜パターンの側壁にこの被膜を残存
させる工程と、この残存した被膜及び前記耐酸化性膜パ
ターンをマスクとして前記基板に不純物をイオン注入す
る工程と、前記被膜を除去する工程と、前記ｆＡｗｉ化
性膿化性−パターンクとして前記基板表面にフィールド
酸化膜を形成する工程とを具備することをと特徴とし、
もって高濃度の反転防止層と素子領域の拡散層の接触を
防止、拡散層の耐性の増大することを図ったものである
。
層する形成する工程と、前記耐酸化性膜をパターニング
して窓を有する耐酸化性膜パターンを形成する工程と、
この耐酸化性膜パターンの窓から前記基板に不純物をイ
オン注入する工程と、全面に異方性エツチング可能な被
膜を堆積した後、これを異方性イオンエツチングにより
除去し前記耐酸化性膜パターンの側壁にこの被膜を残存
させる工程と、この残存した被膜及び前記耐酸化性膜パ
ターンをマスクとして前記基板に不純物をイオン注入す
る工程と、前記被膜を除去する工程と、前記ｆＡｗｉ化
性膿化性−パターンクとして前記基板表面にフィールド
酸化膜を形成する工程とを具備することをと特徴とし、
もって高濃度の反転防止層と素子領域の拡散層の接触を
防止、拡散層の耐性の増大することを図ったものである
。
以下、本発明の一実施例を第１図（ａ）〜（ｆ）を参照
して説明する。
して説明する。
［１１まず、例えば結晶方位１００で比抵抗２〜３Ωα
のＰ−型のシリコン雄板２１上に、絶縁膜としての厚さ
９００人の熱酸化膜２２を形成した。つづいて、この熱
酸化膜２２上に、耐酸化性膜としての厚さ２５００人の
シリコン窒化膜２３を形成した（第１図（ａ）図示）。
のＰ−型のシリコン雄板２１上に、絶縁膜としての厚さ
９００人の熱酸化膜２２を形成した。つづいて、この熱
酸化膜２２上に、耐酸化性膜としての厚さ２５００人の
シリコン窒化膜２３を形成した（第１図（ａ）図示）。
ここで、シリコン窒化膜２３は、例えば低ｍ ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐａｗ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法で行なうことができる。次いで、前記シリコン
窒化１！Ａ２３上に、フィールド酸化膜形成予定部に対
応した領域に窓を有するレジスト膜２４を形成した。し
かる後、このレジスト膜２４をマスクとして前記シリコ
ン窒化膜２３をＣＤ Ｅ （Ｃｂｅｍｉｃａｌ Ｄ
ｒｙＥ ｔｃｈｉｎｇ）法によりエツチングし、窓２５
を有した窒化膜パターン２３ａを形成した。更に、前記
レジスト１１！２４及び窒化膜パターン２３ａをマスク
として前記基板２１に第１のＰ型不に’物例えば８４″
をイオン注入し、不純物１ｉ１２６を形成した（第１図
（ｂ）図示）。ここで、イオン注入の条件は、加速電圧
１００ＫｅＶ、ドーズ憬約 ６×１０１噌に設定した。
（Ｃｈｅｍｉｃａｌ Ｖａｐａｗ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法で行なうことができる。次いで、前記シリコン
窒化１！Ａ２３上に、フィールド酸化膜形成予定部に対
応した領域に窓を有するレジスト膜２４を形成した。し
かる後、このレジスト膜２４をマスクとして前記シリコ
ン窒化膜２３をＣＤ Ｅ （Ｃｂｅｍｉｃａｌ Ｄ
ｒｙＥ ｔｃｈｉｎｇ）法によりエツチングし、窓２５
を有した窒化膜パターン２３ａを形成した。更に、前記
レジスト１１！２４及び窒化膜パターン２３ａをマスク
として前記基板２１に第１のＰ型不に’物例えば８４″
をイオン注入し、不純物１ｉ１２６を形成した（第１図
（ｂ）図示）。ここで、イオン注入の条件は、加速電圧
１００ＫｅＶ、ドーズ憬約 ６×１０１噌に設定した。
［２］次に、前記レジスト［１２４を剥離した後、全面
に３０００人の多結晶シリコンｇ１２７を堆積し、ひき
つづきこれを異方性イオンエツチングによりエツチング
して前記多結晶シリコン膜２７を前記窒化膜パターン２
３ａの側壁のみに残存させた。ここで、多結晶シリコン
膜の堆積は例えば低１ｃｖｏ法で、また異方性エツチン
グはＲＩＥ（反応性イオンエツチング）で行なった。つ
づいて、この残存した多結晶シリコン膜２７及び前記窒
化膜パターン２３ａをマスクとして前記基板２１に第２
のｐ型不純物例えば Ｂ＋を高濃度でイオン注入し、不
純物１１２８を形成したく第１図（Ｃ）図示）。ここで
、イオン注入条件は、加速！圧１００ｋｅＶ、ドースｊ
１５ｘ １０１３ａｘ’ （１）条件に設定した。この
後、前記多結晶シリコン膜２７を除去した（第１図１＞
図示）。ここで、除去方法としては、例えば９５ｄ、Ｈ
ＮＯ３（６５％）、５ｄ、ＨＦ （４０％）を２０：１
で混合した溶液に１９．ＮａＮＯ２を少」添加したエツ
チング液で１０〜２０秒程度でエツチングした。次いで
、前記窒化膜パターン２３ａをマスクとして前記基板２
１の表面に燃焼酸化を行ない、厚さ約８０００人のフィ
ールド酸化膜２９を形成した。この際、燃焼酸化は、例
えばＨ２＋０２雰囲気中で１０００℃、約８０００人度
で行なった。
に３０００人の多結晶シリコンｇ１２７を堆積し、ひき
つづきこれを異方性イオンエツチングによりエツチング
して前記多結晶シリコン膜２７を前記窒化膜パターン２
３ａの側壁のみに残存させた。ここで、多結晶シリコン
膜の堆積は例えば低１ｃｖｏ法で、また異方性エツチン
グはＲＩＥ（反応性イオンエツチング）で行なった。つ
づいて、この残存した多結晶シリコン膜２７及び前記窒
化膜パターン２３ａをマスクとして前記基板２１に第２
のｐ型不純物例えば Ｂ＋を高濃度でイオン注入し、不
純物１１２８を形成したく第１図（Ｃ）図示）。ここで
、イオン注入条件は、加速！圧１００ｋｅＶ、ドースｊ
１５ｘ １０１３ａｘ’ （１）条件に設定した。この
後、前記多結晶シリコン膜２７を除去した（第１図１＞
図示）。ここで、除去方法としては、例えば９５ｄ、Ｈ
ＮＯ３（６５％）、５ｄ、ＨＦ （４０％）を２０：１
で混合した溶液に１９．ＮａＮＯ２を少」添加したエツ
チング液で１０〜２０秒程度でエツチングした。次いで
、前記窒化膜パターン２３ａをマスクとして前記基板２
１の表面に燃焼酸化を行ない、厚さ約８０００人のフィ
ールド酸化膜２９を形成した。この際、燃焼酸化は、例
えばＨ２＋０２雰囲気中で１０００℃、約８０００人度
で行なった。
この熱処理により前記第１の不純物層２４及び第２の不
純物層２８中の不純物は夫々拡散し、前記フィールド酸
化膜２９の下で素子領域に近い端部には低濃度のＰ型の
第１反転防止層３ｏが形成され、かつフィールド酸化膜
２９の下で素子領域から離れた基板領域には高濃度のＰ
型の第２反転防止層３１がが形成されたく第１図（ｅ）
図示））。
純物層２８中の不純物は夫々拡散し、前記フィールド酸
化膜２９の下で素子領域に近い端部には低濃度のＰ型の
第１反転防止層３ｏが形成され、かつフィールド酸化膜
２９の下で素子領域から離れた基板領域には高濃度のＰ
型の第２反転防止層３１がが形成されたく第１図（ｅ）
図示））。
更に、前記窒化膜パターン２３ａＩＣＤＥ法等でエツチ
ング除去した後、フィールド酸化１１２９で囲まれた素
子領域にＮ＋型の拡散１１３２を形成し、所定の使用を
満足した半導体装置を製造した（第１図（ｆ）図示）。
ング除去した後、フィールド酸化１１２９で囲まれた素
子領域にＮ＋型の拡散１１３２を形成し、所定の使用を
満足した半導体装置を製造した（第１図（ｆ）図示）。
本発明によれば、第１図（ｂ）及び第１図（Ｃ）で夫々
別々のマスクを用いてボロンを異なる条件でイオン注入
し、しかる後燃焼酸化することにより、素子領域内に形
成したＮ＋型の拡散層３２と高濃度のＰ型の第２反転防
止層３１の間に、低濃度のＰ型の第１反転防止層３０を
形成するため、Ｎ＋型の拡散！１３２と第２反転防止層
３１が直接接することを防止し、加工精度、集積度を変
化させることなく、拡散層３２の耐性（降伏電圧）を増
大させることが可能となる。
別々のマスクを用いてボロンを異なる条件でイオン注入
し、しかる後燃焼酸化することにより、素子領域内に形
成したＮ＋型の拡散層３２と高濃度のＰ型の第２反転防
止層３１の間に、低濃度のＰ型の第１反転防止層３０を
形成するため、Ｎ＋型の拡散！１３２と第２反転防止層
３１が直接接することを防止し、加工精度、集積度を変
化させることなく、拡散層３２の耐性（降伏電圧）を増
大させることが可能となる。
事実、測定したデータによると、不純物濃度１ Ｘ １
０” ａｓ”のＰ型、面方位（１００）基板内に形成し
た不純物温度約１．２Ｘ１０ｃｍ”のＮ型の拡散層の耐
性は、第１、第２の反転防止層を上記実施例に示す条件
で形成した場合、従来法では１０〜１２Ｖであるのに対
し、本発明法によれば１６〜１８Ｖ程度まで向上する。
０” ａｓ”のＰ型、面方位（１００）基板内に形成し
た不純物温度約１．２Ｘ１０ｃｍ”のＮ型の拡散層の耐
性は、第１、第２の反転防止層を上記実施例に示す条件
で形成した場合、従来法では１０〜１２Ｖであるのに対
し、本発明法によれば１６〜１８Ｖ程度まで向上する。
従って、本発明をＥＰＲＯＭ、ＥｚＰＲＯＭなト高電圧
ニヨリ動作を余備無くされる半導体装置に応用すると効
果的である。
ニヨリ動作を余備無くされる半導体装置に応用すると効
果的である。
なお、上記実施例では、第１の不純物を基板内にイオン
注入することにより低濃度の第１反転防止層を形成した
が、半導体Ｖ！Ｒ＠を完成した場合のフィールド酸化膜
上の配線（アルミ、多結晶シリコン）と基板、または拡
散層と基板間の容量を低下させ半導体装置の高速化を図
る目的で、基板とは逆タイプの不純物をイオン注入する
ことや、製造工程の簡略化の目的から特にイオン注入し
ないことも考えられる。
注入することにより低濃度の第１反転防止層を形成した
が、半導体Ｖ！Ｒ＠を完成した場合のフィールド酸化膜
上の配線（アルミ、多結晶シリコン）と基板、または拡
散層と基板間の容量を低下させ半導体装置の高速化を図
る目的で、基板とは逆タイプの不純物をイオン注入する
ことや、製造工程の簡略化の目的から特にイオン注入し
ないことも考えられる。
また、上記実施例では、Ｐ型の表面に形成したＮ“型の
拡散層の耐性を向上する場合について述べたが、これに
限定されない。例えば、Ｐウェル内のＮ＋型の拡散層、
Ｎ型の基板の表面のＰ３の拡散層、Ｎウェル内のＰ＋型
の拡散層においても同様に本発明を適用を適用できる。
拡散層の耐性を向上する場合について述べたが、これに
限定されない。例えば、Ｐウェル内のＮ＋型の拡散層、
Ｎ型の基板の表面のＰ３の拡散層、Ｎウェル内のＰ＋型
の拡散層においても同様に本発明を適用を適用できる。
以上詳述した如く本発明によれば、高濃度の反転防止層
と素子領域の不純物拡散層の接触を防止することにより
、拡散層の耐性を容易に増大できる半導体装置の製造方
法を提供できる。
と素子領域の不純物拡散層の接触を防止することにより
、拡散層の耐性を容易に増大できる半導体装置の製造方
法を提供できる。
第１図（ａ）〜（ｆ＞は本発明の一実施例に係る半導体
装置の製造方法を製造工程順に示す断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を製造工程順
に示す断面図、第３図は従来法の問題点を説明するため
の断面図である。 ２１・・・Ｐ”型のシリコン基板、２２・・・熱酸化膜
、２３・・・シリコン窒化膜、２３ａ・・・窒化膜パタ
ーン、２６．２８・・・不純物層、２７・・・多結晶シ
リコン躾、２９・・・フィールド酸化膜、３０．３１・
・・反転防止層、３２・・・Ｎ＋型の拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 ７ＰＪｉ図 第２図 第３図
装置の製造方法を製造工程順に示す断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を製造工程順
に示す断面図、第３図は従来法の問題点を説明するため
の断面図である。 ２１・・・Ｐ”型のシリコン基板、２２・・・熱酸化膜
、２３・・・シリコン窒化膜、２３ａ・・・窒化膜パタ
ーン、２６．２８・・・不純物層、２７・・・多結晶シ
リコン躾、２９・・・フィールド酸化膜、３０．３１・
・・反転防止層、３２・・・Ｎ＋型の拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 ７ＰＪｉ図 第２図 第３図
Claims (2)
- （１）半導体基板上に絶縁膜、耐酸化性膜を順次積層す
る工程と、前記耐酸化性膜をパターニングして窓を有し
た耐酸化性膜パターンを形成する工程と、この耐酸化性
膜パターンの窓から前記基板に不純物をイオン注入する
工程と、全面に異方性エッチング可能な被膜を堆積した
後、これを異方性イオンエッチングにより除去し前記耐
酸化性膜パターンの側壁にこの被膜を残存させる工程と
、この残存した被膜及び前記耐酸化性膜パターンをマス
クとして前記基板に不純物をイオン注入する工程と、前
記被膜を除去する工程と、前記耐酸化性膜パターンをマ
スクとして前記基板表面にフィールド酸化膜を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）絶縁膜としてシリコン酸化膜を、耐酸化性膜とし
てシリコン窒化膜を、かつ異方性エッチング可能な被膜
として多結晶シリコン膜を用いることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27305985A JPH077795B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27305985A JPH077795B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131538A true JPS62131538A (ja) | 1987-06-13 |
| JPH077795B2 JPH077795B2 (ja) | 1995-01-30 |
Family
ID=17522576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27305985A Expired - Lifetime JPH077795B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077795B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210043A (en) * | 1989-09-26 | 1993-05-11 | Seiko Instruments Inc. | Process for producing semiconductor device |
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
-
1985
- 1985-12-03 JP JP27305985A patent/JPH077795B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210043A (en) * | 1989-09-26 | 1993-05-11 | Seiko Instruments Inc. | Process for producing semiconductor device |
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077795B2 (ja) | 1995-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5780330A (en) | Selective diffusion process for forming both n-type and p-type gates with a single masking step | |
| US4945070A (en) | Method of making cmos with shallow source and drain junctions | |
| US4743566A (en) | Method of manufacturing a semiconductor device, in which a silicon slice is locally provided with field oxide with a channel stopper | |
| EP0036573A2 (en) | Method for making a polysilicon conductor structure | |
| US4295266A (en) | Method of manufacturing bulk CMOS integrated circuits | |
| JPH0923010A (ja) | 半導体素子及びその製造方法 | |
| JPH0312785B2 (ja) | ||
| JPH0324727A (ja) | 半導体装置の製造方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JP2859332B2 (ja) | 半導体装置の製造方法 | |
| JP2620403B2 (ja) | 半導体装置の製造方法 | |
| JPS5917865B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH0268930A (ja) | 半導体装置の製造法 | |
| JPS603157A (ja) | 半導体装置の製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JPS63177561A (ja) | 半導体装置の製造方法 | |
| JPS6097662A (ja) | 半導体装置の製造方法 | |
| JPH027558A (ja) | 半導体装置およびその製造方法 | |
| JPH0590254A (ja) | 半導体装置の製造方法 | |
| JPS63122239A (ja) | 半導体装置の製造方法 | |
| JPS61239671A (ja) | 半導体記憶装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPS62108576A (ja) | 半導体装置の製造方法 |