JPS6161546B2 - - Google Patents
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- JPS6161546B2 JPS6161546B2 JP55034907A JP3490780A JPS6161546B2 JP S6161546 B2 JPS6161546 B2 JP S6161546B2 JP 55034907 A JP55034907 A JP 55034907A JP 3490780 A JP3490780 A JP 3490780A JP S6161546 B2 JPS6161546 B2 JP S6161546B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Description
【発明の詳細な説明】
この発明はMOS型半導体装置の製造方法に関
するものである。
するものである。
複数のMOS型トランジスタを縦続接続した構
成の従来のMOS型半導体装置を第１図に示し、
１は単結晶シリコン基板、２はフイールド酸化
膜、３は第１のゲート酸化膜、４は第１のゲート
電極、５は第２のゲート酸化膜、５′は第１のゲ
ート電極４と第２のゲート電極６間を絶縁する酸
化膜、６は第２のゲート電極、７は基板１と反対
の導電性を有するる拡散層、８はゲート電極４，
６と金属配線１０を分離する絶縁膜、９は拡散層
７からの電極引出し用開口部、１０は金属配線で
ある。
成の従来のMOS型半導体装置を第１図に示し、
１は単結晶シリコン基板、２はフイールド酸化
膜、３は第１のゲート酸化膜、４は第１のゲート
電極、５は第２のゲート酸化膜、５′は第１のゲ
ート電極４と第２のゲート電極６間を絶縁する酸
化膜、６は第２のゲート電極、７は基板１と反対
の導電性を有するる拡散層、８はゲート電極４，
６と金属配線１０を分離する絶縁膜、９は拡散層
７からの電極引出し用開口部、１０は金属配線で
ある。
このように構成されるMOS型半導体装置は第
２図に示すようにして製造される。まず、シリコ
ン基板１を部分的に酸化してフイールド酸化膜２
を形成する。次に、第１のゲート酸化膜３を形成
した後、第１のゲート電極４となる多結晶シリコ
ンを被着し、触刻する。（第２図ａ参照） 第２図ａには、第１のゲート電極４を完全に分
離するために要する間隔をａで示す。
２図に示すようにして製造される。まず、シリコ
ン基板１を部分的に酸化してフイールド酸化膜２
を形成する。次に、第１のゲート酸化膜３を形成
した後、第１のゲート電極４となる多結晶シリコ
ンを被着し、触刻する。（第２図ａ参照） 第２図ａには、第１のゲート電極４を完全に分
離するために要する間隔をａで示す。
次に、第１のゲート電極４で覆われていない部
分の第１のゲート酸化膜３を除去した後、第２の
ゲート酸化膜５を形成する。この時、第１のゲー
ト電極４の側面および上面にも同時に酸化膜５′
が形成される。この酸化膜５′は第１のゲート電
極４と第２のゲート電極６の間を絶縁する働きを
する。次に、第２のゲート電極６となる多結晶シ
リコン被着し、触刻する。（第２図ｂ参照） 第２図ｂには、第２のゲート電極６相互を完全
に分離するために要する間隔をｂで示す。さら
に、第１のゲート電極４と第２のゲート電極６の
かぶりをｃで示す。
分の第１のゲート酸化膜３を除去した後、第２の
ゲート酸化膜５を形成する。この時、第１のゲー
ト電極４の側面および上面にも同時に酸化膜５′
が形成される。この酸化膜５′は第１のゲート電
極４と第２のゲート電極６の間を絶縁する働きを
する。次に、第２のゲート電極６となる多結晶シ
リコン被着し、触刻する。（第２図ｂ参照） 第２図ｂには、第２のゲート電極６相互を完全
に分離するために要する間隔をｂで示す。さら
に、第１のゲート電極４と第２のゲート電極６の
かぶりをｃで示す。
また、ここまでの説明で、第１のゲート電極４
および第２のゲート電極６は導電性を有するもの
として説明してきたが、導電性を持たせる方法と
しては、成長時にたとえばホスフインなどを混入
しておく方法、あるいは成長後POCl3などを用い
る拡散法などがある。
および第２のゲート電極６は導電性を有するもの
として説明してきたが、導電性を持たせる方法と
しては、成長時にたとえばホスフインなどを混入
しておく方法、あるいは成長後POCl3などを用い
る拡散法などがある。
上述のようにして第２のゲート電極６まで形成
したならば、次にソース・ドレインに相当する拡
散層７を形成する。この拡散層７の形成方法とし
ては、たとえば第２のゲート酸化膜５を除去後、
POCl3による熱拡散あるいはリン、ヒ素のイオン
打込みなどがある。イオン打込み法を用いる場合
は、第２のゲート酸化膜５は必ずしも除去する必
要はなく、酸化膜５をつきぬける打込みも行え
る。次に、金属配線１０とゲート電極４，６との
短絡を防止するための絶縁膜８を形成した後、リ
ソグラフイ技術により絶縁膜８に開口部９を形成
する。（第２図ｃ参照） 次に、図示しないが配線金属を被着し、リソグ
ラフイ技術によりパターン形成を行い、以上で第
１図に示したMOS型半導体装置を完成する。
したならば、次にソース・ドレインに相当する拡
散層７を形成する。この拡散層７の形成方法とし
ては、たとえば第２のゲート酸化膜５を除去後、
POCl3による熱拡散あるいはリン、ヒ素のイオン
打込みなどがある。イオン打込み法を用いる場合
は、第２のゲート酸化膜５は必ずしも除去する必
要はなく、酸化膜５をつきぬける打込みも行え
る。次に、金属配線１０とゲート電極４，６との
短絡を防止するための絶縁膜８を形成した後、リ
ソグラフイ技術により絶縁膜８に開口部９を形成
する。（第２図ｃ参照） 次に、図示しないが配線金属を被着し、リソグ
ラフイ技術によりパターン形成を行い、以上で第
１図に示したMOS型半導体装置を完成する。
しかるに、上述のような従来の装置およびその
製造方法では、第１のゲート電極４に対する第２
のゲート電極６の位置をマスク合せで行つている
ため、第２図ｂにｃとして示したマスク合せ余裕
が必要になる問題点がある。そして、そのため、
第１のゲート電極４のソース・ドレイン方向の長
さL1（第２図ａに示す）突の最小値は、リソグ
ラフイ技術で第２のゲート電極６を分離するのに
要する距離ｂと2cとの和、すなわちL1＝ｂ＋2c
となり、これは高集積化する上で問題となる。
製造方法では、第１のゲート電極４に対する第２
のゲート電極６の位置をマスク合せで行つている
ため、第２図ｂにｃとして示したマスク合せ余裕
が必要になる問題点がある。そして、そのため、
第１のゲート電極４のソース・ドレイン方向の長
さL1（第２図ａに示す）突の最小値は、リソグ
ラフイ技術で第２のゲート電極６を分離するのに
要する距離ｂと2cとの和、すなわちL1＝ｂ＋2c
となり、これは高集積化する上で問題となる。
この発明は上記の点に鑑みなされたもので、マ
スク合せ余裕ｃを不要とし、その結果第１のゲー
ト電極の長さを小さくして高集積化を図ることが
できるMOS型半導体装置の製造方法を提供する
ことを目的とする。
スク合せ余裕ｃを不要とし、その結果第１のゲー
ト電極の長さを小さくして高集積化を図ることが
できるMOS型半導体装置の製造方法を提供する
ことを目的とする。
以下この発明の実施例を第３図を参照して説明
する。実例では、まずシリコン基板（半導体基
板）１１を部分的に酸化してフイールド酸化膜１
２を形成する。次いで、シリコン基板１１の他の
部分上に第１のゲート酸化膜１３を形成し、さら
にこの第１のゲート酸化膜１３と上記フイールド
酸化膜１２上の全面に多結晶シリコン（多結晶シ
リコン層）１４を被着する。（第３図ａ参照） 次に、リンを含む酸化膜（PSG）１５をCVD
法で多結晶シリコン１４上に被着し、さらにその
上にリンを含まない酸化膜１６をCVD法で被着
する。しかる後、酸化膜１６上の所定距離離間し
た２つの所定位置つまり第１のゲート電極の位置
にエツチングマスクとしてホトレジスト１７を形
成する。（第３図ｂ参照） その後、ホトレジスト１７をマスクとして酸化
膜１５，１６を、たとえば緩衝フツ酸液でエツチ
ングする。この時、リンを含んだ酸化膜１５のエ
ツチング速度が、リンを含まない酸化膜１６のエ
ツチング速度より速いから、エツチング形状は第
３図ｃに示すようにひさし状となる。
する。実例では、まずシリコン基板（半導体基
板）１１を部分的に酸化してフイールド酸化膜１
２を形成する。次いで、シリコン基板１１の他の
部分上に第１のゲート酸化膜１３を形成し、さら
にこの第１のゲート酸化膜１３と上記フイールド
酸化膜１２上の全面に多結晶シリコン（多結晶シ
リコン層）１４を被着する。（第３図ａ参照） 次に、リンを含む酸化膜（PSG）１５をCVD
法で多結晶シリコン１４上に被着し、さらにその
上にリンを含まない酸化膜１６をCVD法で被着
する。しかる後、酸化膜１６上の所定距離離間し
た２つの所定位置つまり第１のゲート電極の位置
にエツチングマスクとしてホトレジスト１７を形
成する。（第３図ｂ参照） その後、ホトレジスト１７をマスクとして酸化
膜１５，１６を、たとえば緩衝フツ酸液でエツチ
ングする。この時、リンを含んだ酸化膜１５のエ
ツチング速度が、リンを含まない酸化膜１６のエ
ツチング速度より速いから、エツチング形状は第
３図ｃに示すようにひさし状となる。
次にホトレジスト１７を除去した後、酸化膜１
５，１６つまり、ひさし状に突出した上部側面を
有する２つのマスク領域をマスクとして多結晶シ
リコン１４をエツチングする。このエツチング
は、たとえばフレオンガスプラズマで行う。（第
３図ｄ参照）。
５，１６つまり、ひさし状に突出した上部側面を
有する２つのマスク領域をマスクとして多結晶シ
リコン１４をエツチングする。このエツチング
は、たとえばフレオンガスプラズマで行う。（第
３図ｄ参照）。
しかる後、多結晶シリコン１４で覆われていな
い部分の第１のゲート酸化膜１３をたとえば緩衝
フツ酸液でエツチング除去する。この時、酸化膜
１５，１６からなるマスク領域も同時にエツチン
グされるが、第１のゲート酸化膜１３と比べてマ
スク領域が厚く設定されているため第１のゲート
酸化膜１３が除去された後もマスク領域として残
り、ひさし形状はさらに強調される。
い部分の第１のゲート酸化膜１３をたとえば緩衝
フツ酸液でエツチング除去する。この時、酸化膜
１５，１６からなるマスク領域も同時にエツチン
グされるが、第１のゲート酸化膜１３と比べてマ
スク領域が厚く設定されているため第１のゲート
酸化膜１３が除去された後もマスク領域として残
り、ひさし形状はさらに強調される。
次に、マスク領域（酸化膜１５，１６）を残し
たまま、シリコン基板１１の表面を酸化して第２
のゲート酸化膜１８を形成する。この時、多結晶
シリコン（第１のゲート電極）１４の側面も同時
に酸化され、酸化膜１８′が形成される。（第３図
ｅ参照） 続いて、モリブデン（導電層）１９を蒸着す
る。モリブデン１９は酸化膜１６上、２つのマス
ク領域間の第２のゲート酸化膜１８上、さらには
マスク領域外側の第２のゲート酸化膜１８および
フイールド酸化膜１２上に蒸着されるが、そられ
の相互には、マスク領域の側面がひさし状になつ
ているため第３図ｆに示すように段切れが生じ
る。
たまま、シリコン基板１１の表面を酸化して第２
のゲート酸化膜１８を形成する。この時、多結晶
シリコン（第１のゲート電極）１４の側面も同時
に酸化され、酸化膜１８′が形成される。（第３図
ｅ参照） 続いて、モリブデン（導電層）１９を蒸着す
る。モリブデン１９は酸化膜１６上、２つのマス
ク領域間の第２のゲート酸化膜１８上、さらには
マスク領域外側の第２のゲート酸化膜１８および
フイールド酸化膜１２上に蒸着されるが、そられ
の相互には、マスク領域の側面がひさし状になつ
ているため第３図ｆに示すように段切れが生じ
る。
しかる後、緩衝フツ酸液に浸積することにより
酸化膜１５をエツチングする。この酸化膜１５を
エツチングすることにより、その上の酸化膜１６
およびこの酸化膜１６上のモリブデン１９も除去
される。また、同時に酸化膜１８′もエツチング
除去され、そこに開口部２０が形成される。（第
３図ｇ参照） 次に、リソグラフイ技術により、第２のゲート
電極となるモリブデン１９を残す一方、モリブデ
ン１９の不要部分を除去する。この時、モリブデ
ンを多結晶シリコンに対し選択的にエツチングす
る液、たとえば過酸化水素水またはH3PO4と
HNO3とCH3COOHとH2Oを重量比で96：１：
１：２に混合した液などを使うことにより、第３
図ｈに示すような多結晶シリコン１４の一部が露
出しているレジストパターン２１を用いて不要な
モリブデン１９を除去できる。
酸化膜１５をエツチングする。この酸化膜１５を
エツチングすることにより、その上の酸化膜１６
およびこの酸化膜１６上のモリブデン１９も除去
される。また、同時に酸化膜１８′もエツチング
除去され、そこに開口部２０が形成される。（第
３図ｇ参照） 次に、リソグラフイ技術により、第２のゲート
電極となるモリブデン１９を残す一方、モリブデ
ン１９の不要部分を除去する。この時、モリブデ
ンを多結晶シリコンに対し選択的にエツチングす
る液、たとえば過酸化水素水またはH3PO4と
HNO3とCH3COOHとH2Oを重量比で96：１：
１：２に混合した液などを使うことにより、第３
図ｈに示すような多結晶シリコン１４の一部が露
出しているレジストパターン２１を用いて不要な
モリブデン１９を除去できる。
次いで、レジストパターン２１を除去した後、
シリコン基板１１と反対の導電性を有する不純物
を拡散することにより、シリコン基板１１中に拡
散層２２を形成する。この時、多結晶シリコン
（第１のゲート電極）１４とモリブデン（第２の
ゲート電極）１９の間に、既に除去した酸化膜１
８′の厚さだけ開口部２０が存在するから、そこ
からシリコン基板１１に不純物が拡散され、拡散
層２２′が形成される。（第３図ｉ参照） その後、酸化性雰囲気で熱処理することによ
り、、露出しているシリコン基板１１表面、多結
晶シリコン１４表面およびモリブデン１９表面を
酸化し、酸化膜２３を形成する。続いて、この酸
化膜２３およびフイールド酸化膜１２上にCVD
法により厚い酸化膜２４を形成する。（第３図ｊ
参照） しかる後、酸化膜２４および２３に開口部２５
を設け、その上で配線用金属たとえばアルミを蒸
着しパターン形成を行うことにより配線層２６を
形成する。（第３図ｋ参照） なお、以上の実施例では、酸化膜２３を形成す
る前に拡散層２２，２２′を形成したが、この拡
散層２２，２２′を形成する工程にイオン注入法
を用いた場合には、この工程を酸化膜２３の形成
後に行うこともできる。
シリコン基板１１と反対の導電性を有する不純物
を拡散することにより、シリコン基板１１中に拡
散層２２を形成する。この時、多結晶シリコン
（第１のゲート電極）１４とモリブデン（第２の
ゲート電極）１９の間に、既に除去した酸化膜１
８′の厚さだけ開口部２０が存在するから、そこ
からシリコン基板１１に不純物が拡散され、拡散
層２２′が形成される。（第３図ｉ参照） その後、酸化性雰囲気で熱処理することによ
り、、露出しているシリコン基板１１表面、多結
晶シリコン１４表面およびモリブデン１９表面を
酸化し、酸化膜２３を形成する。続いて、この酸
化膜２３およびフイールド酸化膜１２上にCVD
法により厚い酸化膜２４を形成する。（第３図ｊ
参照） しかる後、酸化膜２４および２３に開口部２５
を設け、その上で配線用金属たとえばアルミを蒸
着しパターン形成を行うことにより配線層２６を
形成する。（第３図ｋ参照） なお、以上の実施例では、酸化膜２３を形成す
る前に拡散層２２，２２′を形成したが、この拡
散層２２，２２′を形成する工程にイオン注入法
を用いた場合には、この工程を酸化膜２３の形成
後に行うこともできる。
また、実施例ではマスク領域を形成するため２
層の酸化膜１５，１６を用いたが、酸化膜１６の
代りにチツ化膜を用いることができる。この場
合、エツチング方法が異なり、チツ化膜をたとえ
ばフレオンガスプラズマでエツチングした後、緩
衝フツ酸液で酸化膜１５をエツチングする。
層の酸化膜１５，１６を用いたが、酸化膜１６の
代りにチツ化膜を用いることができる。この場
合、エツチング方法が異なり、チツ化膜をたとえ
ばフレオンガスプラズマでエツチングした後、緩
衝フツ酸液で酸化膜１５をエツチングする。
さらに、実施例では第２のゲート電極としてモ
リブンを用いたが、モリブデンの代りにタングス
テンを用いてもよい。
リブンを用いたが、モリブデンの代りにタングス
テンを用いてもよい。
以上詳述したように、この発明の製造方法は、
第１のゲート酸化膜と多結晶シリコン層を有する
半導体基板の上記多結晶シリコン層上に、ひさし
状に突出した上部側面を有する複数操のマスク領
域を所定の距離離間して形成し、このマスク領域
をマスクとして多結晶シリコン層および第１のゲ
ート酸化膜を除去し、その後半導体基板表面およ
びマスク領域直下の多結晶シリコン層（第１のゲ
ート電極）の側面に第２のゲート酸化膜を形成し
た後、マスク領域間の第２のゲート酸化膜上に第
２のゲート電極としての導電層を形成し、しかる
後マスク領域直下の多結晶シリコン層の側面に形
成された第２の酸化膜とマスク領域をエツチング
除去して開口部を形成するものである。
第１のゲート酸化膜と多結晶シリコン層を有する
半導体基板の上記多結晶シリコン層上に、ひさし
状に突出した上部側面を有する複数操のマスク領
域を所定の距離離間して形成し、このマスク領域
をマスクとして多結晶シリコン層および第１のゲ
ート酸化膜を除去し、その後半導体基板表面およ
びマスク領域直下の多結晶シリコン層（第１のゲ
ート電極）の側面に第２のゲート酸化膜を形成し
た後、マスク領域間の第２のゲート酸化膜上に第
２のゲート電極としての導電層を形成し、しかる
後マスク領域直下の多結晶シリコン層の側面に形
成された第２の酸化膜とマスク領域をエツチング
除去して開口部を形成するものである。
したがつて、この発明の製造方法によれば、第
１のゲート電極に対する第２のゲート電極の位置
がマスク合せを必要とせずに自動的に定まるか
ら、従来の技術で要するマスク合せ余裕が不要と
なり、その分第１のゲート電極の長さを小さくし
て高集積化を図ることができる。また、第１のゲ
ート電極側面の酸化膜の膜厚で第１のゲート電極
と第２のゲート電極間の距離の最小値が定まるか
ら、この距離をMOSトランジスタの特性上ほぼ
無視できる。一方、上記酸化膜が厚く第１のゲー
ト電極と第２のゲート電極の距離が無視できない
時には、その後半導体基板に拡散を行つた時に自
動的に拡散層（実施例中の拡散層２２′）が形成
されて第１のゲート電極と第２のゲート電極とを
電気的に接続することができるものである。そし
て、このような大なる効果を有するこの発明の製
造方法は、具体的にはアンド型のマスクROM半
導体装置の製造方法に利用することができる。
１のゲート電極に対する第２のゲート電極の位置
がマスク合せを必要とせずに自動的に定まるか
ら、従来の技術で要するマスク合せ余裕が不要と
なり、その分第１のゲート電極の長さを小さくし
て高集積化を図ることができる。また、第１のゲ
ート電極側面の酸化膜の膜厚で第１のゲート電極
と第２のゲート電極間の距離の最小値が定まるか
ら、この距離をMOSトランジスタの特性上ほぼ
無視できる。一方、上記酸化膜が厚く第１のゲー
ト電極と第２のゲート電極の距離が無視できない
時には、その後半導体基板に拡散を行つた時に自
動的に拡散層（実施例中の拡散層２２′）が形成
されて第１のゲート電極と第２のゲート電極とを
電気的に接続することができるものである。そし
て、このような大なる効果を有するこの発明の製
造方法は、具体的にはアンド型のマスクROM半
導体装置の製造方法に利用することができる。
第１図は従来のMOS型半導体装置を示す断面
図、第２図ａないしｃは第１図装置の製造方法を
説明するための断面図、第３図ａないしｋはこの
発明によるMOS型半導体装置の製造方法の実施
例を説明するための断面図である。 １１……シリコン基板、１３……第１のゲート
酸化膜、１４……多結晶シリコン、１５，１６…
…酸化膜、１８……第２のゲート酸化膜、１８′
……酸化膜、１９……モリブデン、２０……開口
部。
図、第２図ａないしｃは第１図装置の製造方法を
説明するための断面図、第３図ａないしｋはこの
発明によるMOS型半導体装置の製造方法の実施
例を説明するための断面図である。 １１……シリコン基板、１３……第１のゲート
酸化膜、１４……多結晶シリコン、１５，１６…
…酸化膜、１８……第２のゲート酸化膜、１８′
……酸化膜、１９……モリブデン、２０……開口
部。
Claims (1)
- １ 第１のゲート酸化膜を表面に有し、さらにこ
の第１のゲート酸化膜上に多結晶シリコン層を有
する半導体基板を準備する工程と、ひさし状に突
出した上部側面を有する複数のマスク領域を上記
多結晶シリコン層の表面に互いに所定の距離離間
して形成する工程と、このマスク領域をマスクと
して上記多結晶シリコン層および上記第１のゲー
ト酸化膜を選択的に除去する工程と、上記半導体
基板の表面および上記マスク領域直下の上記多結
晶シリコン層の側面に第２のゲート酸化膜を形成
する工程と、上記マスク領域間の上記第２のゲー
ト酸化膜上にゲート電極としての導電層を形成す
る工程と、上記マスク領域直下の上記多結晶シリ
コン層の側面に形成された上記第２のゲート酸化
膜と上記マスク領域をエツチング除去して開口部
を形成する工程とを具備することを特徴とする
MOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3490780A JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3490780A JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133868A JPS56133868A (en) | 1981-10-20 |
| JPS6161546B2 true JPS6161546B2 (ja) | 1986-12-26 |
Family
ID=12427261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3490780A Granted JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133868A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712230B2 (ja) * | 1988-02-16 | 1998-02-10 | セイコーエプソン株式会社 | Ｍｏｓ型半導体装置の製造方法 |
-
1980
- 1980-03-21 JP JP3490780A patent/JPS56133868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133868A (en) | 1981-10-20 |
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