JPS6161546B2 - - Google Patents
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- JPS6161546B2 JPS6161546B2 JP55034907A JP3490780A JPS6161546B2 JP S6161546 B2 JPS6161546 B2 JP S6161546B2 JP 55034907 A JP55034907 A JP 55034907A JP 3490780 A JP3490780 A JP 3490780A JP S6161546 B2 JPS6161546 B2 JP S6161546B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 description 12
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 11
- 229910052750 molybdenum Inorganic materials 0.000 description 11
- 239000011733 molybdenum Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Description
【発明の詳細な説明】
この発明はMOS型半導体装置の製造方法に関
するものである。
するものである。
複数のMOS型トランジスタを縦続接続した構
成の従来のMOS型半導体装置を第1図に示し、
1は単結晶シリコン基板、2はフイールド酸化
膜、3は第1のゲート酸化膜、4は第1のゲート
電極、5は第2のゲート酸化膜、5′は第1のゲ
ート電極4と第2のゲート電極6間を絶縁する酸
化膜、6は第2のゲート電極、7は基板1と反対
の導電性を有するる拡散層、8はゲート電極4,
6と金属配線10を分離する絶縁膜、9は拡散層
7からの電極引出し用開口部、10は金属配線で
ある。
成の従来のMOS型半導体装置を第1図に示し、
1は単結晶シリコン基板、2はフイールド酸化
膜、3は第1のゲート酸化膜、4は第1のゲート
電極、5は第2のゲート酸化膜、5′は第1のゲ
ート電極4と第2のゲート電極6間を絶縁する酸
化膜、6は第2のゲート電極、7は基板1と反対
の導電性を有するる拡散層、8はゲート電極4,
6と金属配線10を分離する絶縁膜、9は拡散層
7からの電極引出し用開口部、10は金属配線で
ある。
このように構成されるMOS型半導体装置は第
2図に示すようにして製造される。まず、シリコ
ン基板1を部分的に酸化してフイールド酸化膜2
を形成する。次に、第1のゲート酸化膜3を形成
した後、第1のゲート電極4となる多結晶シリコ
ンを被着し、触刻する。(第2図a参照) 第2図aには、第1のゲート電極4を完全に分
離するために要する間隔をaで示す。
2図に示すようにして製造される。まず、シリコ
ン基板1を部分的に酸化してフイールド酸化膜2
を形成する。次に、第1のゲート酸化膜3を形成
した後、第1のゲート電極4となる多結晶シリコ
ンを被着し、触刻する。(第2図a参照) 第2図aには、第1のゲート電極4を完全に分
離するために要する間隔をaで示す。
次に、第1のゲート電極4で覆われていない部
分の第1のゲート酸化膜3を除去した後、第2の
ゲート酸化膜5を形成する。この時、第1のゲー
ト電極4の側面および上面にも同時に酸化膜5′
が形成される。この酸化膜5′は第1のゲート電
極4と第2のゲート電極6の間を絶縁する働きを
する。次に、第2のゲート電極6となる多結晶シ
リコン被着し、触刻する。(第2図b参照) 第2図bには、第2のゲート電極6相互を完全
に分離するために要する間隔をbで示す。さら
に、第1のゲート電極4と第2のゲート電極6の
かぶりをcで示す。
分の第1のゲート酸化膜3を除去した後、第2の
ゲート酸化膜5を形成する。この時、第1のゲー
ト電極4の側面および上面にも同時に酸化膜5′
が形成される。この酸化膜5′は第1のゲート電
極4と第2のゲート電極6の間を絶縁する働きを
する。次に、第2のゲート電極6となる多結晶シ
リコン被着し、触刻する。(第2図b参照) 第2図bには、第2のゲート電極6相互を完全
に分離するために要する間隔をbで示す。さら
に、第1のゲート電極4と第2のゲート電極6の
かぶりをcで示す。
また、ここまでの説明で、第1のゲート電極4
および第2のゲート電極6は導電性を有するもの
として説明してきたが、導電性を持たせる方法と
しては、成長時にたとえばホスフインなどを混入
しておく方法、あるいは成長後POCl3などを用い
る拡散法などがある。
および第2のゲート電極6は導電性を有するもの
として説明してきたが、導電性を持たせる方法と
しては、成長時にたとえばホスフインなどを混入
しておく方法、あるいは成長後POCl3などを用い
る拡散法などがある。
上述のようにして第2のゲート電極6まで形成
したならば、次にソース・ドレインに相当する拡
散層7を形成する。この拡散層7の形成方法とし
ては、たとえば第2のゲート酸化膜5を除去後、
POCl3による熱拡散あるいはリン、ヒ素のイオン
打込みなどがある。イオン打込み法を用いる場合
は、第2のゲート酸化膜5は必ずしも除去する必
要はなく、酸化膜5をつきぬける打込みも行え
る。次に、金属配線10とゲート電極4,6との
短絡を防止するための絶縁膜8を形成した後、リ
ソグラフイ技術により絶縁膜8に開口部9を形成
する。(第2図c参照) 次に、図示しないが配線金属を被着し、リソグ
ラフイ技術によりパターン形成を行い、以上で第
1図に示したMOS型半導体装置を完成する。
したならば、次にソース・ドレインに相当する拡
散層7を形成する。この拡散層7の形成方法とし
ては、たとえば第2のゲート酸化膜5を除去後、
POCl3による熱拡散あるいはリン、ヒ素のイオン
打込みなどがある。イオン打込み法を用いる場合
は、第2のゲート酸化膜5は必ずしも除去する必
要はなく、酸化膜5をつきぬける打込みも行え
る。次に、金属配線10とゲート電極4,6との
短絡を防止するための絶縁膜8を形成した後、リ
ソグラフイ技術により絶縁膜8に開口部9を形成
する。(第2図c参照) 次に、図示しないが配線金属を被着し、リソグ
ラフイ技術によりパターン形成を行い、以上で第
1図に示したMOS型半導体装置を完成する。
しかるに、上述のような従来の装置およびその
製造方法では、第1のゲート電極4に対する第2
のゲート電極6の位置をマスク合せで行つている
ため、第2図bにcとして示したマスク合せ余裕
が必要になる問題点がある。そして、そのため、
第1のゲート電極4のソース・ドレイン方向の長
さL1(第2図aに示す)突の最小値は、リソグ
ラフイ技術で第2のゲート電極6を分離するのに
要する距離bと2cとの和、すなわちL1=b+2c
となり、これは高集積化する上で問題となる。
製造方法では、第1のゲート電極4に対する第2
のゲート電極6の位置をマスク合せで行つている
ため、第2図bにcとして示したマスク合せ余裕
が必要になる問題点がある。そして、そのため、
第1のゲート電極4のソース・ドレイン方向の長
さL1(第2図aに示す)突の最小値は、リソグ
ラフイ技術で第2のゲート電極6を分離するのに
要する距離bと2cとの和、すなわちL1=b+2c
となり、これは高集積化する上で問題となる。
この発明は上記の点に鑑みなされたもので、マ
スク合せ余裕cを不要とし、その結果第1のゲー
ト電極の長さを小さくして高集積化を図ることが
できるMOS型半導体装置の製造方法を提供する
ことを目的とする。
スク合せ余裕cを不要とし、その結果第1のゲー
ト電極の長さを小さくして高集積化を図ることが
できるMOS型半導体装置の製造方法を提供する
ことを目的とする。
以下この発明の実施例を第3図を参照して説明
する。実例では、まずシリコン基板(半導体基
板)11を部分的に酸化してフイールド酸化膜1
2を形成する。次いで、シリコン基板11の他の
部分上に第1のゲート酸化膜13を形成し、さら
にこの第1のゲート酸化膜13と上記フイールド
酸化膜12上の全面に多結晶シリコン(多結晶シ
リコン層)14を被着する。(第3図a参照) 次に、リンを含む酸化膜(PSG)15をCVD
法で多結晶シリコン14上に被着し、さらにその
上にリンを含まない酸化膜16をCVD法で被着
する。しかる後、酸化膜16上の所定距離離間し
た2つの所定位置つまり第1のゲート電極の位置
にエツチングマスクとしてホトレジスト17を形
成する。(第3図b参照) その後、ホトレジスト17をマスクとして酸化
膜15,16を、たとえば緩衝フツ酸液でエツチ
ングする。この時、リンを含んだ酸化膜15のエ
ツチング速度が、リンを含まない酸化膜16のエ
ツチング速度より速いから、エツチング形状は第
3図cに示すようにひさし状となる。
する。実例では、まずシリコン基板(半導体基
板)11を部分的に酸化してフイールド酸化膜1
2を形成する。次いで、シリコン基板11の他の
部分上に第1のゲート酸化膜13を形成し、さら
にこの第1のゲート酸化膜13と上記フイールド
酸化膜12上の全面に多結晶シリコン(多結晶シ
リコン層)14を被着する。(第3図a参照) 次に、リンを含む酸化膜(PSG)15をCVD
法で多結晶シリコン14上に被着し、さらにその
上にリンを含まない酸化膜16をCVD法で被着
する。しかる後、酸化膜16上の所定距離離間し
た2つの所定位置つまり第1のゲート電極の位置
にエツチングマスクとしてホトレジスト17を形
成する。(第3図b参照) その後、ホトレジスト17をマスクとして酸化
膜15,16を、たとえば緩衝フツ酸液でエツチ
ングする。この時、リンを含んだ酸化膜15のエ
ツチング速度が、リンを含まない酸化膜16のエ
ツチング速度より速いから、エツチング形状は第
3図cに示すようにひさし状となる。
次にホトレジスト17を除去した後、酸化膜1
5,16つまり、ひさし状に突出した上部側面を
有する2つのマスク領域をマスクとして多結晶シ
リコン14をエツチングする。このエツチング
は、たとえばフレオンガスプラズマで行う。(第
3図d参照)。
5,16つまり、ひさし状に突出した上部側面を
有する2つのマスク領域をマスクとして多結晶シ
リコン14をエツチングする。このエツチング
は、たとえばフレオンガスプラズマで行う。(第
3図d参照)。
しかる後、多結晶シリコン14で覆われていな
い部分の第1のゲート酸化膜13をたとえば緩衝
フツ酸液でエツチング除去する。この時、酸化膜
15,16からなるマスク領域も同時にエツチン
グされるが、第1のゲート酸化膜13と比べてマ
スク領域が厚く設定されているため第1のゲート
酸化膜13が除去された後もマスク領域として残
り、ひさし形状はさらに強調される。
い部分の第1のゲート酸化膜13をたとえば緩衝
フツ酸液でエツチング除去する。この時、酸化膜
15,16からなるマスク領域も同時にエツチン
グされるが、第1のゲート酸化膜13と比べてマ
スク領域が厚く設定されているため第1のゲート
酸化膜13が除去された後もマスク領域として残
り、ひさし形状はさらに強調される。
次に、マスク領域(酸化膜15,16)を残し
たまま、シリコン基板11の表面を酸化して第2
のゲート酸化膜18を形成する。この時、多結晶
シリコン(第1のゲート電極)14の側面も同時
に酸化され、酸化膜18′が形成される。(第3図
e参照) 続いて、モリブデン(導電層)19を蒸着す
る。モリブデン19は酸化膜16上、2つのマス
ク領域間の第2のゲート酸化膜18上、さらには
マスク領域外側の第2のゲート酸化膜18および
フイールド酸化膜12上に蒸着されるが、そられ
の相互には、マスク領域の側面がひさし状になつ
ているため第3図fに示すように段切れが生じ
る。
たまま、シリコン基板11の表面を酸化して第2
のゲート酸化膜18を形成する。この時、多結晶
シリコン(第1のゲート電極)14の側面も同時
に酸化され、酸化膜18′が形成される。(第3図
e参照) 続いて、モリブデン(導電層)19を蒸着す
る。モリブデン19は酸化膜16上、2つのマス
ク領域間の第2のゲート酸化膜18上、さらには
マスク領域外側の第2のゲート酸化膜18および
フイールド酸化膜12上に蒸着されるが、そられ
の相互には、マスク領域の側面がひさし状になつ
ているため第3図fに示すように段切れが生じ
る。
しかる後、緩衝フツ酸液に浸積することにより
酸化膜15をエツチングする。この酸化膜15を
エツチングすることにより、その上の酸化膜16
およびこの酸化膜16上のモリブデン19も除去
される。また、同時に酸化膜18′もエツチング
除去され、そこに開口部20が形成される。(第
3図g参照) 次に、リソグラフイ技術により、第2のゲート
電極となるモリブデン19を残す一方、モリブデ
ン19の不要部分を除去する。この時、モリブデ
ンを多結晶シリコンに対し選択的にエツチングす
る液、たとえば過酸化水素水またはH3PO4と
HNO3とCH3COOHとH2Oを重量比で96:1:
1:2に混合した液などを使うことにより、第3
図hに示すような多結晶シリコン14の一部が露
出しているレジストパターン21を用いて不要な
モリブデン19を除去できる。
酸化膜15をエツチングする。この酸化膜15を
エツチングすることにより、その上の酸化膜16
およびこの酸化膜16上のモリブデン19も除去
される。また、同時に酸化膜18′もエツチング
除去され、そこに開口部20が形成される。(第
3図g参照) 次に、リソグラフイ技術により、第2のゲート
電極となるモリブデン19を残す一方、モリブデ
ン19の不要部分を除去する。この時、モリブデ
ンを多結晶シリコンに対し選択的にエツチングす
る液、たとえば過酸化水素水またはH3PO4と
HNO3とCH3COOHとH2Oを重量比で96:1:
1:2に混合した液などを使うことにより、第3
図hに示すような多結晶シリコン14の一部が露
出しているレジストパターン21を用いて不要な
モリブデン19を除去できる。
次いで、レジストパターン21を除去した後、
シリコン基板11と反対の導電性を有する不純物
を拡散することにより、シリコン基板11中に拡
散層22を形成する。この時、多結晶シリコン
(第1のゲート電極)14とモリブデン(第2の
ゲート電極)19の間に、既に除去した酸化膜1
8′の厚さだけ開口部20が存在するから、そこ
からシリコン基板11に不純物が拡散され、拡散
層22′が形成される。(第3図i参照) その後、酸化性雰囲気で熱処理することによ
り、、露出しているシリコン基板11表面、多結
晶シリコン14表面およびモリブデン19表面を
酸化し、酸化膜23を形成する。続いて、この酸
化膜23およびフイールド酸化膜12上にCVD
法により厚い酸化膜24を形成する。(第3図j
参照) しかる後、酸化膜24および23に開口部25
を設け、その上で配線用金属たとえばアルミを蒸
着しパターン形成を行うことにより配線層26を
形成する。(第3図k参照) なお、以上の実施例では、酸化膜23を形成す
る前に拡散層22,22′を形成したが、この拡
散層22,22′を形成する工程にイオン注入法
を用いた場合には、この工程を酸化膜23の形成
後に行うこともできる。
シリコン基板11と反対の導電性を有する不純物
を拡散することにより、シリコン基板11中に拡
散層22を形成する。この時、多結晶シリコン
(第1のゲート電極)14とモリブデン(第2の
ゲート電極)19の間に、既に除去した酸化膜1
8′の厚さだけ開口部20が存在するから、そこ
からシリコン基板11に不純物が拡散され、拡散
層22′が形成される。(第3図i参照) その後、酸化性雰囲気で熱処理することによ
り、、露出しているシリコン基板11表面、多結
晶シリコン14表面およびモリブデン19表面を
酸化し、酸化膜23を形成する。続いて、この酸
化膜23およびフイールド酸化膜12上にCVD
法により厚い酸化膜24を形成する。(第3図j
参照) しかる後、酸化膜24および23に開口部25
を設け、その上で配線用金属たとえばアルミを蒸
着しパターン形成を行うことにより配線層26を
形成する。(第3図k参照) なお、以上の実施例では、酸化膜23を形成す
る前に拡散層22,22′を形成したが、この拡
散層22,22′を形成する工程にイオン注入法
を用いた場合には、この工程を酸化膜23の形成
後に行うこともできる。
また、実施例ではマスク領域を形成するため2
層の酸化膜15,16を用いたが、酸化膜16の
代りにチツ化膜を用いることができる。この場
合、エツチング方法が異なり、チツ化膜をたとえ
ばフレオンガスプラズマでエツチングした後、緩
衝フツ酸液で酸化膜15をエツチングする。
層の酸化膜15,16を用いたが、酸化膜16の
代りにチツ化膜を用いることができる。この場
合、エツチング方法が異なり、チツ化膜をたとえ
ばフレオンガスプラズマでエツチングした後、緩
衝フツ酸液で酸化膜15をエツチングする。
さらに、実施例では第2のゲート電極としてモ
リブンを用いたが、モリブデンの代りにタングス
テンを用いてもよい。
リブンを用いたが、モリブデンの代りにタングス
テンを用いてもよい。
以上詳述したように、この発明の製造方法は、
第1のゲート酸化膜と多結晶シリコン層を有する
半導体基板の上記多結晶シリコン層上に、ひさし
状に突出した上部側面を有する複数操のマスク領
域を所定の距離離間して形成し、このマスク領域
をマスクとして多結晶シリコン層および第1のゲ
ート酸化膜を除去し、その後半導体基板表面およ
びマスク領域直下の多結晶シリコン層(第1のゲ
ート電極)の側面に第2のゲート酸化膜を形成し
た後、マスク領域間の第2のゲート酸化膜上に第
2のゲート電極としての導電層を形成し、しかる
後マスク領域直下の多結晶シリコン層の側面に形
成された第2の酸化膜とマスク領域をエツチング
除去して開口部を形成するものである。
第1のゲート酸化膜と多結晶シリコン層を有する
半導体基板の上記多結晶シリコン層上に、ひさし
状に突出した上部側面を有する複数操のマスク領
域を所定の距離離間して形成し、このマスク領域
をマスクとして多結晶シリコン層および第1のゲ
ート酸化膜を除去し、その後半導体基板表面およ
びマスク領域直下の多結晶シリコン層(第1のゲ
ート電極)の側面に第2のゲート酸化膜を形成し
た後、マスク領域間の第2のゲート酸化膜上に第
2のゲート電極としての導電層を形成し、しかる
後マスク領域直下の多結晶シリコン層の側面に形
成された第2の酸化膜とマスク領域をエツチング
除去して開口部を形成するものである。
したがつて、この発明の製造方法によれば、第
1のゲート電極に対する第2のゲート電極の位置
がマスク合せを必要とせずに自動的に定まるか
ら、従来の技術で要するマスク合せ余裕が不要と
なり、その分第1のゲート電極の長さを小さくし
て高集積化を図ることができる。また、第1のゲ
ート電極側面の酸化膜の膜厚で第1のゲート電極
と第2のゲート電極間の距離の最小値が定まるか
ら、この距離をMOSトランジスタの特性上ほぼ
無視できる。一方、上記酸化膜が厚く第1のゲー
ト電極と第2のゲート電極の距離が無視できない
時には、その後半導体基板に拡散を行つた時に自
動的に拡散層(実施例中の拡散層22′)が形成
されて第1のゲート電極と第2のゲート電極とを
電気的に接続することができるものである。そし
て、このような大なる効果を有するこの発明の製
造方法は、具体的にはアンド型のマスクROM半
導体装置の製造方法に利用することができる。
1のゲート電極に対する第2のゲート電極の位置
がマスク合せを必要とせずに自動的に定まるか
ら、従来の技術で要するマスク合せ余裕が不要と
なり、その分第1のゲート電極の長さを小さくし
て高集積化を図ることができる。また、第1のゲ
ート電極側面の酸化膜の膜厚で第1のゲート電極
と第2のゲート電極間の距離の最小値が定まるか
ら、この距離をMOSトランジスタの特性上ほぼ
無視できる。一方、上記酸化膜が厚く第1のゲー
ト電極と第2のゲート電極の距離が無視できない
時には、その後半導体基板に拡散を行つた時に自
動的に拡散層(実施例中の拡散層22′)が形成
されて第1のゲート電極と第2のゲート電極とを
電気的に接続することができるものである。そし
て、このような大なる効果を有するこの発明の製
造方法は、具体的にはアンド型のマスクROM半
導体装置の製造方法に利用することができる。
第1図は従来のMOS型半導体装置を示す断面
図、第2図aないしcは第1図装置の製造方法を
説明するための断面図、第3図aないしkはこの
発明によるMOS型半導体装置の製造方法の実施
例を説明するための断面図である。 11……シリコン基板、13……第1のゲート
酸化膜、14……多結晶シリコン、15,16…
…酸化膜、18……第2のゲート酸化膜、18′
……酸化膜、19……モリブデン、20……開口
部。
図、第2図aないしcは第1図装置の製造方法を
説明するための断面図、第3図aないしkはこの
発明によるMOS型半導体装置の製造方法の実施
例を説明するための断面図である。 11……シリコン基板、13……第1のゲート
酸化膜、14……多結晶シリコン、15,16…
…酸化膜、18……第2のゲート酸化膜、18′
……酸化膜、19……モリブデン、20……開口
部。
Claims (1)
- 1 第1のゲート酸化膜を表面に有し、さらにこ
の第1のゲート酸化膜上に多結晶シリコン層を有
する半導体基板を準備する工程と、ひさし状に突
出した上部側面を有する複数のマスク領域を上記
多結晶シリコン層の表面に互いに所定の距離離間
して形成する工程と、このマスク領域をマスクと
して上記多結晶シリコン層および上記第1のゲー
ト酸化膜を選択的に除去する工程と、上記半導体
基板の表面および上記マスク領域直下の上記多結
晶シリコン層の側面に第2のゲート酸化膜を形成
する工程と、上記マスク領域間の上記第2のゲー
ト酸化膜上にゲート電極としての導電層を形成す
る工程と、上記マスク領域直下の上記多結晶シリ
コン層の側面に形成された上記第2のゲート酸化
膜と上記マスク領域をエツチング除去して開口部
を形成する工程とを具備することを特徴とする
MOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3490780A JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3490780A JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56133868A JPS56133868A (en) | 1981-10-20 |
JPS6161546B2 true JPS6161546B2 (ja) | 1986-12-26 |
Family
ID=12427261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3490780A Granted JPS56133868A (en) | 1980-03-21 | 1980-03-21 | Manufacture of mos type semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56133868A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2712230B2 (ja) * | 1988-02-16 | 1998-02-10 | セイコーエプソン株式会社 | Mos型半導体装置の製造方法 |
-
1980
- 1980-03-21 JP JP3490780A patent/JPS56133868A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56133868A (en) | 1981-10-20 |
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