JPS6387741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6387741A JPS6387741A JP23362586A JP23362586A JPS6387741A JP S6387741 A JPS6387741 A JP S6387741A JP 23362586 A JP23362586 A JP 23362586A JP 23362586 A JP23362586 A JP 23362586A JP S6387741 A JPS6387741 A JP S6387741A
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- film
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- oxide film
- silicon nitride
- forming
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Links
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に選択酸化法
におけるマスクとなる耐酸化性膜の形成方法に関する。
におけるマスクとなる耐酸化性膜の形成方法に関する。
半導体装置のフィールド領域を形成する従来の方法につ
いて第２図（ａ）〜・（ｃ）を用いて説明する。
いて第２図（ａ）〜・（ｃ）を用いて説明する。
まず、第２図（ａ）に示すように半導体基板５上に熱酸
化により薄い酸化シリコン膜３Ａを形成し、その後窒化
シリコン等の耐酸化性被膜４Ａを気相成長などを用いて
形成する。
化により薄い酸化シリコン膜３Ａを形成し、その後窒化
シリコン等の耐酸化性被膜４Ａを気相成長などを用いて
形成する。
次に第２図（ｂ）に示すように、ホトレジストからなる
マスク６を形成したのち、写真蝕刻技術を用いて耐酸化
性被膜４Ａをパターニングする。
マスク６を形成したのち、写真蝕刻技術を用いて耐酸化
性被膜４Ａをパターニングする。
次に第２図（ｃ）に示すようにマスク６を除き、チャネ
ルストッパ層形成の為のイオン注入を行なった後に熱酸
化しフィールド酸化膜７を形成する。
ルストッパ層形成の為のイオン注入を行なった後に熱酸
化しフィールド酸化膜７を形成する。
上述した従来のフィールド酸化膜７を形成するための選
択酸化技術では、熱酸化時、酸化が横方向に進み、耐酸
化性被膜４Ａの下に酸化シリコンがくいこんでしまう、
しかし素子の微細化に伴ない、上記の酸化シリコンのく
い込みがデバイス設計に大きな問題を与える。
択酸化技術では、熱酸化時、酸化が横方向に進み、耐酸
化性被膜４Ａの下に酸化シリコンがくいこんでしまう、
しかし素子の微細化に伴ない、上記の酸化シリコンのく
い込みがデバイス設計に大きな問題を与える。
この酸化シリコンのくい込みをおさえるためには、下地
の半導体基板の酸化シリコン膜３Ａの厚さをうすくおさ
え、またその上の耐酸化性被膜４Ａの膜厚を厚くする必
要がある。
の半導体基板の酸化シリコン膜３Ａの厚さをうすくおさ
え、またその上の耐酸化性被膜４Ａの膜厚を厚くする必
要がある。
しかしこの耐酸化性被膜４Ａを厚くした場合、この耐酸
化性被膜４Ａをエツチングする為の反応性イオンエツチ
ングの選択比が大きくとれないため、パターニングの時
に半導体基板５までエツチングしてしまい、素子を形成
した場合リーク電流の増大となり、半導体装置の製造歩
留り及び信頼性を低下させるという問題点がある。
化性被膜４Ａをエツチングする為の反応性イオンエツチ
ングの選択比が大きくとれないため、パターニングの時
に半導体基板５までエツチングしてしまい、素子を形成
した場合リーク電流の増大となり、半導体装置の製造歩
留り及び信頼性を低下させるという問題点がある。
本発明の目的は、上記問題点を除去し、集積度が高く、
かつ製造歩留り及び信頼性の向上した半導体装置を提供
することにある。
かつ製造歩留り及び信頼性の向上した半導体装置を提供
することにある。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板表面に第
１の酸化膜を形成したのち第１の酸化膜上に薄い第１の
耐酸化性膜を形成する工程と、前記第１の耐酸化性膜上
に第２の酸化膜を介して厚い第２の耐酸化性膜を形成す
る工程と、前記第２の耐酸化性膜上にホトレジスト層を
形成したのちパターニングし、素子形成予定領域上にマ
スクを形成する工程と、前記マスクを用い前記第２の耐
酸化性膜と第２の酸化膜及び第１の耐酸化性膜とを順次
エツチングし除去する工程と、前記マスクを除去したの
ち第１及び第２の耐酸化性膜をマスクとして前記半導体
基板表面を酸化しフィールド酸化膜を形成する工程とを
含んで構成される。
１の酸化膜を形成したのち第１の酸化膜上に薄い第１の
耐酸化性膜を形成する工程と、前記第１の耐酸化性膜上
に第２の酸化膜を介して厚い第２の耐酸化性膜を形成す
る工程と、前記第２の耐酸化性膜上にホトレジスト層を
形成したのちパターニングし、素子形成予定領域上にマ
スクを形成する工程と、前記マスクを用い前記第２の耐
酸化性膜と第２の酸化膜及び第１の耐酸化性膜とを順次
エツチングし除去する工程と、前記マスクを除去したの
ち第１及び第２の耐酸化性膜をマスクとして前記半導体
基板表面を酸化しフィールド酸化膜を形成する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板５上に熱酸
化法により厚さ約１００人の第１の酸化シリコン膜１を
形成したのち、この第１の酸化シリコン膜１状にＣＶＤ
法により厚さ約２００人の第１の窒化シリコン膜２を形
成する。続いて全面にＣＶ Ｄ法により厚さ５００〜１
０００人の第２の酸化シリコン膜２と厚さ１０００〜２
０００人の第２の窒化シリコン［４を順次形成する。
化法により厚さ約１００人の第１の酸化シリコン膜１を
形成したのち、この第１の酸化シリコン膜１状にＣＶＤ
法により厚さ約２００人の第１の窒化シリコン膜２を形
成する。続いて全面にＣＶ Ｄ法により厚さ５００〜１
０００人の第２の酸化シリコン膜２と厚さ１０００〜２
０００人の第２の窒化シリコン［４を順次形成する。
次に第１図（ｂ）に示すように全面にホトレジスト層を
形成したのち、パターニングして素子形成予定領域上に
ホトレジストからなるマスク６を形成する。続いてこの
マスク６を用い反応性イオンエツチング法により第２の
窒化シリコン膜４をエツチングし除去する。この時エツ
チング速度にばらつきを生じ第２の酸化シリコン膜３が
エツチングされてもよい。
形成したのち、パターニングして素子形成予定領域上に
ホトレジストからなるマスク６を形成する。続いてこの
マスク６を用い反応性イオンエツチング法により第２の
窒化シリコン膜４をエツチングし除去する。この時エツ
チング速度にばらつきを生じ第２の酸化シリコン膜３が
エツチングされてもよい。
次に第１図（ｃ）に示すように緩衝性フッ酸溶液で第２
の酸化シリコン膜３を、反応性イオンエツチングで第１
の窒化シリコン膜２を順次エツチングしたのちマスク６
を除去する。
の酸化シリコン膜３を、反応性イオンエツチングで第１
の窒化シリコン膜２を順次エツチングしたのちマスク６
を除去する。
次に第１図（ｄ）に示すように、第１及び第２の窒化シ
リコン膜２，４をマスクとして熱酸化を行ない、半導体
基板表面にフィールド酸化膜７を形成する。
リコン膜２，４をマスクとして熱酸化を行ない、半導体
基板表面にフィールド酸化膜７を形成する。
このように本実施例においては、第２の酸化シリコン膜
３を介して、薄い第１の窒化シリコン膜２上に厚い第２
の窒化シリコン膜４を設けることにより、反応性イオン
エツチングの選択比にとられれることなく、厚い第２の
窒化シリコン膜４をエツチングできる。そして第１の窒
化シリコン膜２は薄く形成されているために、この第１
の窒化シリコン膜２をエツチングする場合、エツチング
にばらつきを生じてもエツチングは第１の酸化シリコン
膜１の部分で止り、半導体基板５の表面までエツチング
されることはない。従ってこのエツチングは後工程で形
成される素子に影響を与えることはない。
３を介して、薄い第１の窒化シリコン膜２上に厚い第２
の窒化シリコン膜４を設けることにより、反応性イオン
エツチングの選択比にとられれることなく、厚い第２の
窒化シリコン膜４をエツチングできる。そして第１の窒
化シリコン膜２は薄く形成されているために、この第１
の窒化シリコン膜２をエツチングする場合、エツチング
にばらつきを生じてもエツチングは第１の酸化シリコン
膜１の部分で止り、半導体基板５の表面までエツチング
されることはない。従ってこのエツチングは後工程で形
成される素子に影響を与えることはない。
〔発明の効果〕
以上説明したように本発明は第１の酸化膜が形成された
半導体基板上の薄い第１の耐酸化性膜上に、第２の酸化
膜を介して厚い第２の耐酸化性膜を形成したのち、これ
ら第２の耐酸化性膜と第２の酸化膜及び第１の耐酸化性
膜とをパターニングしてマスクを形成して半導体基板表
面にフィールド酸化膜を形成することにより、マスク下
部にくい込みの少ないフィールド酸化膜が形成できる。
半導体基板上の薄い第１の耐酸化性膜上に、第２の酸化
膜を介して厚い第２の耐酸化性膜を形成したのち、これ
ら第２の耐酸化性膜と第２の酸化膜及び第１の耐酸化性
膜とをパターニングしてマスクを形成して半導体基板表
面にフィールド酸化膜を形成することにより、マスク下
部にくい込みの少ないフィールド酸化膜が形成できる。
従って集積度が高くかつ製造歩留り及び信頼性の向上し
た半導体装置が得られる。
た半導体装置が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明する為
の工程順に示した半導体チップの断面図である。 １・・・第１の酸化・シリコン膜、２・・・第１の窒化
シリコン膜、３・・・第２の酸化シリコン膜、３Ａ・・
・酸化シリコン膜、４・・・第２の窒化シリコン膜、４
Ａ・・・耐酸化性被膜、５・・・半導体基板、６・・・
マスク、７・・・フィールド酸化膜。 １．−７ 代理人 弁理士 内 原 音にｌ。 く、・〜 Ｓ第１ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明する為
の工程順に示した半導体チップの断面図である。 １・・・第１の酸化・シリコン膜、２・・・第１の窒化
シリコン膜、３・・・第２の酸化シリコン膜、３Ａ・・
・酸化シリコン膜、４・・・第２の窒化シリコン膜、４
Ａ・・・耐酸化性被膜、５・・・半導体基板、６・・・
マスク、７・・・フィールド酸化膜。 １．−７ 代理人 弁理士 内 原 音にｌ。 く、・〜 Ｓ第１ 図
Claims (1)
- 半導体基板表面に第１の酸化膜を形成したのち該第１
の酸化膜上に薄い第１の耐酸化性膜を形成する工程と、
前記第１の耐酸化性膜上に第２の酸化膜を介して厚い第
２の耐酸化性膜を形成する工程と、前記第２の耐酸化性
膜上にホトレジスト層を形成したのちパターニングし、
素子形成予定領域上にマスクを形成する工程と、前記マ
スクを用い前記第２の耐酸化性膜と第２の酸化膜及び第
１の耐酸化性膜とを順次エッチングし除去する工程と、
前記マスクを除去したのち第１及び第２の耐酸化性膜を
マスクとして前記半導体基板表面を酸化しフィールド酸
化膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362586A JPS6387741A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362586A JPS6387741A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387741A true JPS6387741A (ja) | 1988-04-19 |
Family
ID=16957978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23362586A Pending JPS6387741A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387741A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358892A (en) * | 1993-02-11 | 1994-10-25 | Micron Semiconductor, Inc. | Etch stop useful in avoiding substrate pitting with poly buffered locos |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
-
1986
- 1986-09-30 JP JP23362586A patent/JPS6387741A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358892A (en) * | 1993-02-11 | 1994-10-25 | Micron Semiconductor, Inc. | Etch stop useful in avoiding substrate pitting with poly buffered locos |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
| US5888881A (en) * | 1994-03-02 | 1999-03-30 | Micron Technology, Inc. | Method of trench isolation during the formation of a semiconductor device |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
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