JP2519819B2 - コンタクトホ―ルの形成方法 - Google Patents
コンタクトホ―ルの形成方法Info
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体基板に形成する不純物領域や電極用
に設置するコンタクトホール（Contact Hole）の形成方
法に係わり特に、層間絶縁物層や電極へのオーバエッチ
ング（Over Etching）防止に好適なものである。
に設置するコンタクトホール（Contact Hole）の形成方
法に係わり特に、層間絶縁物層や電極へのオーバエッチ
ング（Over Etching）防止に好適なものである。
（従来の技術） 各種の半導体素子の製造に当たっては、第１の導電型
を示す半導体基板に第２導電型の不純物を導入・拡散し
て不純物領域を設けることによって、能動領域、受動領
域及び抵抗などの回路成分からなる群から選定した一種
または複数種を造込む方式が採られている。この能動領
域、受動領域及び抵抗は、第２導電型または高濃度の第
１導電型の不純物を導入・拡散することによって形成さ
れており更に、これに隣接するか絶縁物層を介して導電
性物質を堆積して電極を設けている。この不純物領域の
導入・拡散により得られる接合端部は、第１導電型を示
す半導体基板の表面に露出するのが一般的であり、これ
を保護するためにも絶縁物層を設置している。このよう
な絶縁物層の他に、半導体基板にいわゆる島領域を設置
するのに利用する分離用絶縁物層即ち選択酸化物層（Lo
cal Oxidation Of Separation略称LOCOS）を集積度の高
い素子では、利用しているのが現状である。前記電極に
電気的に接続する配線層は、絶縁物層即ち層間絶縁物層
の頂面に連続して形成されており従って、両者を結ぶの
にいわゆるコンタクトホールが不可欠になる。ところ
で、最近の集積度の大きい半導体素子では、層間絶縁物
層の表面が平坦にできるいわゆるエッチバック（Etch B
ack）法の開発に伴って、配線層などに段差が生じない
ようにしていわゆる段切れが防止できるようになりひい
ては信頼性を向上している。従って集積度の大きい素子
にあっては、選択酸化物層や不純物領域に形成する酸化
物層の厚さに違いがあったり、コンタクトホールの形成
位置によって、これに対応する層間絶縁物層の厚さが違
うこともある。ここで、第１図ａ〜ｆにより電界効果ト
ランジスタ（Transister）のコンタクトホール形成方法
について説明する。なお図では、ソース（Source）など
即ち半導体基板内部に形成した不純物領域を省略してあ
る。第１図ａに示すように、第１導電型のシリコン（Si
licon）半導体基板１には、選択酸化物層２…を形成す
ることによって複数の島領域３…を設け、その表面に
は、ゲート酸化物層４、ゲート電極５及び層間絶縁物層
６を設置する。層間絶縁物層６の頂面は、エッチバック
法により平坦に整形しており、この平坦な頂面には、ポ
ジ（Posi）型レジスト（Resist）層７を積層（第１図ｂ
参照）してから、第１図ｂに示すようにマスク（Mask）
８を通してアライナー（Aligner）により紫外線９で露
光するが、図では紫外線９の方向を矢印で明らかにし
た。続いて現像すると（第１図ｃ参照）、不純物領域用
レジスト開口10とゲート電極用レジスト開口11が形成さ
れる。次いで層間絶縁物層６の異方性エッチングを例え
ばRIE（Reactive Ion Etching）法により行うと、第１
図ｄに示すような異なった底部のコンタクトホール12、
13が形成される。と言うのは、コンタクトホール12、13
が形成される層間絶縁物層６の膜厚が相違しているため
であり、ゲート電極用コンタクトホール13には、オーバ
エッチング14を生じ、レジスト剥離後もこの状態が維持
される（第１図ｅ参照）。
を示す半導体基板に第２導電型の不純物を導入・拡散し
て不純物領域を設けることによって、能動領域、受動領
域及び抵抗などの回路成分からなる群から選定した一種
または複数種を造込む方式が採られている。この能動領
域、受動領域及び抵抗は、第２導電型または高濃度の第
１導電型の不純物を導入・拡散することによって形成さ
れており更に、これに隣接するか絶縁物層を介して導電
性物質を堆積して電極を設けている。この不純物領域の
導入・拡散により得られる接合端部は、第１導電型を示
す半導体基板の表面に露出するのが一般的であり、これ
を保護するためにも絶縁物層を設置している。このよう
な絶縁物層の他に、半導体基板にいわゆる島領域を設置
するのに利用する分離用絶縁物層即ち選択酸化物層（Lo
cal Oxidation Of Separation略称LOCOS）を集積度の高
い素子では、利用しているのが現状である。前記電極に
電気的に接続する配線層は、絶縁物層即ち層間絶縁物層
の頂面に連続して形成されており従って、両者を結ぶの
にいわゆるコンタクトホールが不可欠になる。ところ
で、最近の集積度の大きい半導体素子では、層間絶縁物
層の表面が平坦にできるいわゆるエッチバック（Etch B
ack）法の開発に伴って、配線層などに段差が生じない
ようにしていわゆる段切れが防止できるようになりひい
ては信頼性を向上している。従って集積度の大きい素子
にあっては、選択酸化物層や不純物領域に形成する酸化
物層の厚さに違いがあったり、コンタクトホールの形成
位置によって、これに対応する層間絶縁物層の厚さが違
うこともある。ここで、第１図ａ〜ｆにより電界効果ト
ランジスタ（Transister）のコンタクトホール形成方法
について説明する。なお図では、ソース（Source）など
即ち半導体基板内部に形成した不純物領域を省略してあ
る。第１図ａに示すように、第１導電型のシリコン（Si
licon）半導体基板１には、選択酸化物層２…を形成す
ることによって複数の島領域３…を設け、その表面に
は、ゲート酸化物層４、ゲート電極５及び層間絶縁物層
６を設置する。層間絶縁物層６の頂面は、エッチバック
法により平坦に整形しており、この平坦な頂面には、ポ
ジ（Posi）型レジスト（Resist）層７を積層（第１図ｂ
参照）してから、第１図ｂに示すようにマスク（Mask）
８を通してアライナー（Aligner）により紫外線９で露
光するが、図では紫外線９の方向を矢印で明らかにし
た。続いて現像すると（第１図ｃ参照）、不純物領域用
レジスト開口10とゲート電極用レジスト開口11が形成さ
れる。次いで層間絶縁物層６の異方性エッチングを例え
ばRIE（Reactive Ion Etching）法により行うと、第１
図ｄに示すような異なった底部のコンタクトホール12、
13が形成される。と言うのは、コンタクトホール12、13
が形成される層間絶縁物層６の膜厚が相違しているため
であり、ゲート電極用コンタクトホール13には、オーバ
エッチング14を生じ、レジスト剥離後もこの状態が維持
される（第１図ｅ参照）。
（発明が解決しようとする課題） 層間絶縁物層の厚さが違う場所にコンタクトホールを
ドライプロセス（Dry Process）により同時に形成する
とオーバエッチングが発生して不都合が起きる。この問
題を解決するためにゲート電極及び拡散領域用のコンタ
クトホールに不可欠なレジストパターン（Pattern）を
別々のリソグラフィ（Lithography）工程により形成す
る方法も考えられるが、工数の増加更に、各リソグラフ
ィ工程の合せ精度の低下などの欠点がある。更にまた、
第２図に明らかにしたようにオーバエッチング防止用の
レジスト薄膜15を層間絶縁物層６の厚さが小さいところ
即ちコンタクトホール13に対応するレジスト層７にオー
バエッチング防止用のレジスト薄膜15をを重ねる方法も
あるが、リソグラフィ工程の増加ならびに異方性エッチ
ング時のプロセスマージン（Margine）を考慮すると完
全でない。本発明は、このような事情により成されたも
ので特に、厚さの異なる層間絶縁物層に底部位置が揃っ
たコンタクトホールを形成することを目的とするもので
ある。
ドライプロセス（Dry Process）により同時に形成する
とオーバエッチングが発生して不都合が起きる。この問
題を解決するためにゲート電極及び拡散領域用のコンタ
クトホールに不可欠なレジストパターン（Pattern）を
別々のリソグラフィ（Lithography）工程により形成す
る方法も考えられるが、工数の増加更に、各リソグラフ
ィ工程の合せ精度の低下などの欠点がある。更にまた、
第２図に明らかにしたようにオーバエッチング防止用の
レジスト薄膜15を層間絶縁物層６の厚さが小さいところ
即ちコンタクトホール13に対応するレジスト層７にオー
バエッチング防止用のレジスト薄膜15をを重ねる方法も
あるが、リソグラフィ工程の増加ならびに異方性エッチ
ング時のプロセスマージン（Margine）を考慮すると完
全でない。本発明は、このような事情により成されたも
ので特に、厚さの異なる層間絶縁物層に底部位置が揃っ
たコンタクトホールを形成することを目的とするもので
ある。
（課題を解決するための手段） 第１導電型を示す半導体基板の選択的な表面付近に分
離用絶縁物層を形成して島領域を設置する工程と，前記
島領域表面に酸化物層を被覆する工程と，前記酸化物層
に重ねて電極を形成する工程と，前記半導体基板の全面
に層間絶縁物層を重ねその頂面を平坦に形成する工程
と，前記半導体基板にポジ型レジストを塗布しコンタク
トホール形成予定位置以外を露光する工程と，前記露光
部を加熱処理して現像液に不溶な領域に変換する工程
と，厚い層間絶縁物層に対応するコンタクトホール形成
予定領域以外に隣接するレジスト層部分を露光・現像す
る工程と，前記レジスト層をマスクとして前記コンタク
トホール形成予定領域に対応する厚さの大きい層間絶縁
物層のみを食刻して、厚さの小さい方と同等の深さとす
る工程と，次いで全面露光・現像して厚さの小さい層間
絶縁物層部分をエッチングして深さの等しい前記層間絶
縁物層部分を同時に食刻する工程に本発明に係わるコン
タクトホールの形成方法の特徴がある。
離用絶縁物層を形成して島領域を設置する工程と，前記
島領域表面に酸化物層を被覆する工程と，前記酸化物層
に重ねて電極を形成する工程と，前記半導体基板の全面
に層間絶縁物層を重ねその頂面を平坦に形成する工程
と，前記半導体基板にポジ型レジストを塗布しコンタク
トホール形成予定位置以外を露光する工程と，前記露光
部を加熱処理して現像液に不溶な領域に変換する工程
と，厚い層間絶縁物層に対応するコンタクトホール形成
予定領域以外に隣接するレジスト層部分を露光・現像す
る工程と，前記レジスト層をマスクとして前記コンタク
トホール形成予定領域に対応する厚さの大きい層間絶縁
物層のみを食刻して、厚さの小さい方と同等の深さとす
る工程と，次いで全面露光・現像して厚さの小さい層間
絶縁物層部分をエッチングして深さの等しい前記層間絶
縁物層部分を同時に食刻する工程に本発明に係わるコン
タクトホールの形成方法の特徴がある。
（作用） 本発明方法は、半導体基板の所定の位置に塗布したポ
ジ型レジスト層をアンモニア雰囲気中で加熱すると現像
液に不溶な成分に変換する現象と、画像反転レジストを
使用した半導体基板を加熱するとレジスト中に含まれる
アンモニアにより同様な現象が発生することに着目した
ものである。即ち、半導体素子に不可欠な不純物領域や
例えばチャンネル（Channel）領域に対応して形成する
電極位置により層間絶縁物層に厚さの違いが生じて、エ
ッチング工程により発生するオーバエッチングを防止す
るものである。このために、オーバエッチングが発生す
る層間絶縁物層に重ねて設置するポジ型レジスト部分に
加熱処理により現像液に対して不溶な成分に変換する。
ジ型レジスト層をアンモニア雰囲気中で加熱すると現像
液に不溶な成分に変換する現象と、画像反転レジストを
使用した半導体基板を加熱するとレジスト中に含まれる
アンモニアにより同様な現象が発生することに着目した
ものである。即ち、半導体素子に不可欠な不純物領域や
例えばチャンネル（Channel）領域に対応して形成する
電極位置により層間絶縁物層に厚さの違いが生じて、エ
ッチング工程により発生するオーバエッチングを防止す
るものである。このために、オーバエッチングが発生す
る層間絶縁物層に重ねて設置するポジ型レジスト部分に
加熱処理により現像液に対して不溶な成分に変換する。
通常のポジ型レジストの加熱処理は、アンモニア（Am
monia）中で行うが、いわゆる画像反転レジストは、含
有するアンモニアの作用があるために単なる加熱処理で
良く、両加熱工程では、アンモニア水の発生を防止のた
め水分の流入を極力防止することが必要である。
monia）中で行うが、いわゆる画像反転レジストは、含
有するアンモニアの作用があるために単なる加熱処理で
良く、両加熱工程では、アンモニア水の発生を防止のた
め水分の流入を極力防止することが必要である。
前記変換工程後、コンタクトホールに対応する厚さの
大きい層間絶縁物層のみを途中までエッチングして、残
りの層間絶縁物層の厚さを未エッチング層間絶縁物層の
厚さと等しくする。この後、両層間絶縁物層を同時にエ
ッチングしてオーバエッチングのないコンタクトホール
を形成する。エッチングとしては、例えば異方性エッチ
ングであるRIE法と等方性エッチングであるウエット（W
et）エッチングを機種により選定する。
大きい層間絶縁物層のみを途中までエッチングして、残
りの層間絶縁物層の厚さを未エッチング層間絶縁物層の
厚さと等しくする。この後、両層間絶縁物層を同時にエ
ッチングしてオーバエッチングのないコンタクトホール
を形成する。エッチングとしては、例えば異方性エッチ
ングであるRIE法と等方性エッチングであるウエット（W
et）エッチングを機種により選定する。
（実施例） 本発明に係わる一実施例を第３図ａ〜ｊを参照して説
明する。即ち、シリコン（Silicon）から成り例えば第
１導電型（Ｎ）の半導体基板20には、選択的に厚さ1.5
μｍ〜2.0μｍ分離用絶縁物層（LOCOS）21を公知の窒化
珪素層を利用する方法により半導体基板20表面付近に形
成する。図示していないが、分離用絶縁物層21により形
成される島領域22には、通常の手法により第１導電型ま
たは第２導電型の不純物を導入・拡散して不純物領域を
形成してある。具体的には、例えばバイポーラ（Bipola
r）トランジスタ（Transister）では、ベース（Base）
領域やエミッタ（Emitter）領域であり、電界効果トラ
ンジスタ（Field Effect Transister略称FET）ではソー
ス領域やドレイン（Drain）領域更には、FETなどに形成
されるチャンネル（Channel）領域即ちゲート（Gate）
領域が形成される（図では省略）。このような各領域に
は、導電性金属層を例えばスパッタリング（Spatterin
g）法により堆積して電極を、ゲート領域では、対応す
る絶縁物層に重ねて形成する層間絶縁物層内に例えばNo
Si層を堆積してゲート電極を形成し、この電極には、集
積回路素子などに設置する抵抗などを回路成分部品用と
して形成する場合も本発明では含まれるものとする。
明する。即ち、シリコン（Silicon）から成り例えば第
１導電型（Ｎ）の半導体基板20には、選択的に厚さ1.5
μｍ〜2.0μｍ分離用絶縁物層（LOCOS）21を公知の窒化
珪素層を利用する方法により半導体基板20表面付近に形
成する。図示していないが、分離用絶縁物層21により形
成される島領域22には、通常の手法により第１導電型ま
たは第２導電型の不純物を導入・拡散して不純物領域を
形成してある。具体的には、例えばバイポーラ（Bipola
r）トランジスタ（Transister）では、ベース（Base）
領域やエミッタ（Emitter）領域であり、電界効果トラ
ンジスタ（Field Effect Transister略称FET）ではソー
ス領域やドレイン（Drain）領域更には、FETなどに形成
されるチャンネル（Channel）領域即ちゲート（Gate）
領域が形成される（図では省略）。このような各領域に
は、導電性金属層を例えばスパッタリング（Spatterin
g）法により堆積して電極を、ゲート領域では、対応す
る絶縁物層に重ねて形成する層間絶縁物層内に例えばNo
Si層を堆積してゲート電極を形成し、この電極には、集
積回路素子などに設置する抵抗などを回路成分部品用と
して形成する場合も本発明では含まれるものとする。
第１図ａには、分離用絶縁物層21により電気的に区分
される島領域22表面にFETのゲート酸化物層としても機
能する酸化物層23が設置され、その一部に電極24を形成
する。ここで層間絶縁物層25を1.5μｍ〜2.0μｍの厚さ
に形成し更にポジ型レジスト層26として例えば長瀬産業
KKが販売しているNPR820（商品名）を重ねて被覆する。
層間絶縁物層25としては、CVD（Chemical Vapour Depos
ition）酸化珪素例えば二酸化珪素層やプラズマ（Plazm
a）酸化珪素例えば二酸化珪素層またはバイアス（Bia
s）酸化珪素例えば二酸化珪素層などが適用できる。
される島領域22表面にFETのゲート酸化物層としても機
能する酸化物層23が設置され、その一部に電極24を形成
する。ここで層間絶縁物層25を1.5μｍ〜2.0μｍの厚さ
に形成し更にポジ型レジスト層26として例えば長瀬産業
KKが販売しているNPR820（商品名）を重ねて被覆する。
層間絶縁物層25としては、CVD（Chemical Vapour Depos
ition）酸化珪素例えば二酸化珪素層やプラズマ（Plazm
a）酸化珪素例えば二酸化珪素層またはバイアス（Bia
s）酸化珪素例えば二酸化珪素層などが適用できる。
ポジ型レジスト層26を被覆後、常法通りプリベイク
（Pre Bake）処理を施してからステッパーなどのアライ
ナーにより第３図ｂに示したようなマスク27通して紫外
線28（図では方向を矢印で示す）を露光して、ポジ型レ
ジスト層26に露光部29と未露光部30を形成する。マスク
27の設置位置は、層間絶縁物層25に形成するコンタクト
ホール形成予定位置に対応するポジ型レジスト層26位置
である。
（Pre Bake）処理を施してからステッパーなどのアライ
ナーにより第３図ｂに示したようなマスク27通して紫外
線28（図では方向を矢印で示す）を露光して、ポジ型レ
ジスト層26に露光部29と未露光部30を形成する。マスク
27の設置位置は、層間絶縁物層25に形成するコンタクト
ホール形成予定位置に対応するポジ型レジスト層26位置
である。
次に第３図ｃに明らかにしたように、水分のないアン
モニア雰囲気を維持したオーブン（Oven）31中に上記の
処理を行ったシリコン半導体基板20を保持して加熱処理
を行って第３図ｄに示したように露光部29を現像液であ
るアルカリ性溶液例えばコリンに対して不溶な領域32に
変換する。ポジ型レジスト層26に画像反転レジスト例え
ばヘキスト社が販売しているAZ5214E（商品名であり材
質はアミン系、イミダゾール系）を使用する場合は、乾
燥したオーブン内での加熱処理を行えば良い。
モニア雰囲気を維持したオーブン（Oven）31中に上記の
処理を行ったシリコン半導体基板20を保持して加熱処理
を行って第３図ｄに示したように露光部29を現像液であ
るアルカリ性溶液例えばコリンに対して不溶な領域32に
変換する。ポジ型レジスト層26に画像反転レジスト例え
ばヘキスト社が販売しているAZ5214E（商品名であり材
質はアミン系、イミダゾール系）を使用する場合は、乾
燥したオーブン内での加熱処理を行えば良い。
更に、第３図ｄにあるように、エッチングされる厚さ
が小さい層間絶縁物層15部分に対応して配置するマスク
33を介して紫外線28で露光し、不純物領域用のコンタク
トホール形成予定領域に位置する層間絶縁物層25部分を
コリンに可溶な領域34に変換し、引続いた現像工程によ
って第３図ｅに示すようなコンタクトホール用開口部35
を形成する。更にまた、エッチングされる厚さが小さい
層間絶縁物層25部分即ちFETのゲート電極用コンタクト
ホールと同じ厚さになるように途中までエッチング（第
３図ｆ参照）して深さの大きい開口36とする。引続い
て、紫外線28（矢印で方向を示す）などにより全面露光
を行いゲート電極用コンタクトホールに対応するポジ型
レジスト層26部分をアルカリに可溶な組成37に変換する
（第２図ｇ参照）。これに続く現像によりゲート電極用
コンタクトホールに対応するポジ型レジスト層26部分に
開口38を形成する（第３図ｈ参照）。
が小さい層間絶縁物層15部分に対応して配置するマスク
33を介して紫外線28で露光し、不純物領域用のコンタク
トホール形成予定領域に位置する層間絶縁物層25部分を
コリンに可溶な領域34に変換し、引続いた現像工程によ
って第３図ｅに示すようなコンタクトホール用開口部35
を形成する。更にまた、エッチングされる厚さが小さい
層間絶縁物層25部分即ちFETのゲート電極用コンタクト
ホールと同じ厚さになるように途中までエッチング（第
３図ｆ参照）して深さの大きい開口36とする。引続い
て、紫外線28（矢印で方向を示す）などにより全面露光
を行いゲート電極用コンタクトホールに対応するポジ型
レジスト層26部分をアルカリに可溶な組成37に変換する
（第２図ｇ参照）。これに続く現像によりゲート電極用
コンタクトホールに対応するポジ型レジスト層26部分に
開口38を形成する（第３図ｈ参照）。
このような処理により不純物領域用及びゲート電極用
コンタクトホールに対応して残っている層間絶縁物層25
部分の厚さは等しくなっているので、RIE法などのドラ
イプロセス（DryProcess）により同時にエッチングして
不純物領域用及びゲート電極用コンタクトホール39、40
をオーバーエッチングがない良好な状態に形成できる
（第３図ｉ参照）。最終工程として第３図ｊに示すよう
に、ポジ型レジストを剥離除去してコンタクトホールの
製造を終える。なお、ポジ型レジストとしては、東京応
化KKが販売しているOFPR8600も利用できる。
コンタクトホールに対応して残っている層間絶縁物層25
部分の厚さは等しくなっているので、RIE法などのドラ
イプロセス（DryProcess）により同時にエッチングして
不純物領域用及びゲート電極用コンタクトホール39、40
をオーバーエッチングがない良好な状態に形成できる
（第３図ｉ参照）。最終工程として第３図ｊに示すよう
に、ポジ型レジストを剥離除去してコンタクトホールの
製造を終える。なお、ポジ型レジストとしては、東京応
化KKが販売しているOFPR8600も利用できる。
第３図ａ〜ｊの工程では第１層配線（図示せず）の予
備工程が明らかにされているが、第３図ｋには多層配線
を施すFET例を示した。即ち第１層配線41を全面に被覆
後、第２の層間絶縁物層42及び第２のポジ型レジスト43
を順次重ねて形成してから、第３図ａ〜ｊと全く同様な
処理を施して多層線半導体素子に形成した厚さの異なる
層間絶縁物層に同じ深さのコンタクトホールが形成でき
る。
備工程が明らかにされているが、第３図ｋには多層配線
を施すFET例を示した。即ち第１層配線41を全面に被覆
後、第２の層間絶縁物層42及び第２のポジ型レジスト43
を順次重ねて形成してから、第３図ａ〜ｊと全く同様な
処理を施して多層線半導体素子に形成した厚さの異なる
層間絶縁物層に同じ深さのコンタクトホールが形成でき
る。
［発明の効果］ 従来の技術では、第１図ｄに示したように、オーバエ
ッチングを伴うエッチング工程により、ゲート電極など
にダメージ（Damage）を生じており、これを解消しょう
とするとゲート電極用と不純物領域用のコンタクトホー
ルを別々に形成しなければならず、従ってリソグラフィ
工程数が増加や合せ精度の低下をもたらしていた。その
他の対策もリソグラフィ工程数が増加やエッチング時の
プロセスマージンの不安定性が残る。しかし本発明方法
では、レジスト塗布回数が一回ですみかつ、ゲート電極
用と不純物領域用コンタクトホール間の合せ精度が０で
形成できしかも、ゲート電極などを良好なパターンに形
成できる。
ッチングを伴うエッチング工程により、ゲート電極など
にダメージ（Damage）を生じており、これを解消しょう
とするとゲート電極用と不純物領域用のコンタクトホー
ルを別々に形成しなければならず、従ってリソグラフィ
工程数が増加や合せ精度の低下をもたらしていた。その
他の対策もリソグラフィ工程数が増加やエッチング時の
プロセスマージンの不安定性が残る。しかし本発明方法
では、レジスト塗布回数が一回ですみかつ、ゲート電極
用と不純物領域用コンタクトホール間の合せ精度が０で
形成できしかも、ゲート電極などを良好なパターンに形
成できる。
第１図ａ〜ｅは、従来のコンタクトホール形成方法を工
程毎に示す断面図、第２図も従来の工程の一部を示す断
面図、第３図ａ〜ｋは、本発明方法の工程を示す断面図
である。 １、10:半導体基板、２、21:選択酸化物層、３、22:島
領域、４、23:ゲート酸化物層、５、24:ゲート電極、
６、25:層間絶縁物層、７、26:ポジ型レジスト層、８、
27、33:マスク、９、28:紫外線、32:アルカリ不溶部、1
0、35、36:不純物領域用レジスト開口、11、38:ゲート
電極用レジスト開口、29、：露光部、30……未露光部、
34、37:アルカリ可溶領域、39、40:コンタクトホール。
程毎に示す断面図、第２図も従来の工程の一部を示す断
面図、第３図ａ〜ｋは、本発明方法の工程を示す断面図
である。 １、10:半導体基板、２、21:選択酸化物層、３、22:島
領域、４、23:ゲート酸化物層、５、24:ゲート電極、
６、25:層間絶縁物層、７、26:ポジ型レジスト層、８、
27、33:マスク、９、28:紫外線、32:アルカリ不溶部、1
0、35、36:不純物領域用レジスト開口、11、38:ゲート
電極用レジスト開口、29、：露光部、30……未露光部、
34、37:アルカリ可溶領域、39、40:コンタクトホール。
Claims (1)
- 【請求項１】第１導電型を示す半導体基板の選択的な表
面付近に分離用絶縁物層を形成して島領域を設置する工
程と，前記島領域表面に酸化物層を被覆する工程と，前
記酸化物層に重ねて電極を形成する工程と，前記半導体
基板の全面に層間絶縁物層を重ねその頂面を平坦に形成
する工程と，前記半導体基板にポジ型レジストを塗布し
コンタクトホール形成予定位置以外を露光する工程と，
前記露光部を加熱処理して現像液に不溶な領域に変換す
る工程と，厚い層間絶縁物層に対応するコンタクトホー
ル形成予定領域以外に隣接するレジスト層部分を露光・
現像する工程と，前記レジスト層をマスクとして前記コ
ンタクトホール形成予定領域に対応する厚さの大きい層
間絶縁物層のみを食刻して、厚さの小さい方と同等の深
さとする工程と，次いで全面露光・現像して厚さの小さ
い層間絶縁物層部分を食刻して対応する前記レジスト層
部分に開口を形成する工程と，前記コンタクトホールに
対応し、深さの等しい前記層間絶縁物層部分を同時にエ
ッチングする工程を具備することを特徴とするコンタク
トホールの形成方法
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118883A JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
| US07/696,734 US5320932A (en) | 1990-05-09 | 1991-05-07 | Method of forming contact holes |
| KR1019910007422A KR930011432B1 (ko) | 1990-05-09 | 1991-05-08 | 접촉 홀의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118883A JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0415938A JPH0415938A (ja) | 1992-01-21 |
| JP2519819B2 true JP2519819B2 (ja) | 1996-07-31 |
Family
ID=14747498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118883A Expired - Fee Related JP2519819B2 (ja) | 1990-05-09 | 1990-05-09 | コンタクトホ―ルの形成方法 |
Country Status (3)
| Country | Link |
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| JP (1) | JP2519819B2 (ja) |
| KR (1) | KR930011432B1 (ja) |
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|---|---|---|---|---|
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| US5523258A (en) * | 1994-04-29 | 1996-06-04 | Cypress Semiconductor Corp. | Method for avoiding lithographic rounding effects for semiconductor fabrication |
| US6153501A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Method of reducing overetch during the formation of a semiconductor device |
| US5589423A (en) * | 1994-10-03 | 1996-12-31 | Motorola Inc. | Process for fabricating a non-silicided region in an integrated circuit |
| US5652084A (en) * | 1994-12-22 | 1997-07-29 | Cypress Semiconductor Corporation | Method for reduced pitch lithography |
| KR0170270B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 인규산화유리층에 형성된 콘택트 홀의 프로파일 개선 방법 |
| JPH09120173A (ja) * | 1996-08-10 | 1997-05-06 | Semiconductor Energy Lab Co Ltd | 感光体の作製方法 |
| JPH1070252A (ja) * | 1996-08-27 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR19980033871A (ko) * | 1996-11-02 | 1998-08-05 | 김광호 | 반도체 장치의 제조 방법 |
| US6025116A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Etching of contact holes |
| US6365325B1 (en) | 1999-02-10 | 2002-04-02 | Taiwan Semiconductor Manufacturing Company | Aperture width reduction method for forming a patterned photoresist layer |
| JP4410951B2 (ja) * | 2001-02-27 | 2010-02-10 | Ｎｅｃ液晶テクノロジー株式会社 | パターン形成方法および液晶表示装置の製造方法 |
| KR100425935B1 (ko) * | 2001-06-29 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| US6686247B1 (en) * | 2002-08-22 | 2004-02-03 | Intel Corporation | Self-aligned contacts to gates |
| US7273266B2 (en) * | 2004-04-14 | 2007-09-25 | Lexmark International, Inc. | Micro-fluid ejection assemblies |
| KR100810993B1 (ko) * | 2007-02-01 | 2008-03-11 | 주식회사 3국산업 | 소방 차량의 자동 급수장치 |
| US7820550B2 (en) * | 2008-09-05 | 2010-10-26 | Intel Corporation | Negative tone double patterning method |
| JP5587958B2 (ja) | 2012-10-19 | 2014-09-10 | 日機装株式会社 | しごき型ポンプ |
| JP5469728B1 (ja) | 2012-10-19 | 2014-04-16 | 日機装株式会社 | 液体流路の圧力検出装置 |
| JP5863871B2 (ja) | 2014-04-15 | 2016-02-17 | 日機装株式会社 | 装着部材及びしごき型ポンプ |
| EP3315150B1 (en) | 2015-06-24 | 2020-12-09 | Nikkiso Co., Ltd. | Blood purifying device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546066A (en) * | 1983-09-27 | 1985-10-08 | International Business Machines Corporation | Method for forming narrow images on semiconductor substrates |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| US4814243A (en) * | 1987-09-08 | 1989-03-21 | American Telephone And Telegraph Company | Thermal processing of photoresist materials |
| US4997746A (en) * | 1988-11-22 | 1991-03-05 | Greco Nancy A | Method of forming conductive lines and studs |
-
1990
- 1990-05-09 JP JP2118883A patent/JP2519819B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-07 US US07/696,734 patent/US5320932A/en not_active Expired - Lifetime
- 1991-05-08 KR KR1019910007422A patent/KR930011432B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5320932A (en) | 1994-06-14 |
| KR930011432B1 (ko) | 1993-12-06 |
| JPH0415938A (ja) | 1992-01-21 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |