JPH0364119A

JPH0364119A - クロック断検出回路

Info

Publication number: JPH0364119A
Application number: JP19988789A
Authority: JP
Inventors: Kosuke Nakamura; 浩介中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-08-01
Filing date: 1989-08-01
Publication date: 1991-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第４図、第５図）発明が解決しようとする課題課題を解決するための手段（第１図〉作用実施例（第２図、第３図）発明の効果〔概要〕クロック断検出回路に関し、被検出クロック１本で、それ自身のクロック断を検出で
きるようにし、回路の小規模化を実現することを目的と
し、被検出クロックを入力信号とし、１つのパルス中に複数
のパルスを発生させるパルス発生部と、パルス発生部の
出力パルスをカウントするカウン夕とを２組設け、一方
のカウンタのクリア入力と、パルス発生部には被検出ク
ロックをそのまま入力し、他方のカウンタのクリア入力
とパルス発生部には、被検出クロックを反転して入力す
るように接続し、２つのカウンタ出力の論理和出力を、
クロック断検出信号とするように構成する。

〔産業上の利用分野〕

本発明はクロック断検出回路に関し、更に詳しくいえば
、クロックを使用した各種装置において、クロックが故
障等で断となったことを検出する際に利用され、特に被
検出クロック以外のクロックを使用することなく、簡単
な回路でクロック断を検出可能としたクロック断検出回
路に関する。

〔従来の技術〕

第４図は従来のクロック断検出回路であり、第５図は、
そのタイムチャートを示した図である。

図において、１．２はＤ−ＦＦ　（遅延形フリップフロ
ップ回路）、３は遅延回路（ＤＬＹ）　、４はＥＸ−Ｎ
ＯＲ（排他的論理和否定回路）、５は被検出クロック入
力端子、６は検出用クロック入力端子、８はハイレベル
電源（＋Ｖ）を示す。

従来は、被検出クロックと、検出用クロックの２本のク
ロックを使用してクロック断を検出していた。

Ｄ−ＦＦＩのＤ入力は常時ハイレベル「Ｈ」となってお
り、Ｄ−ＦＦ２のＤ入力には、Ｄ−ＦＦ１のＱ出力が入
力している。

また、Ｄ−ＦＦＩ及びＤ−ＦＦ２のクロック入力（ＣＫ
）は、検出用クロック入力端子６に接続され、クリア入
力（ＣＲ）には、ＥＸ−ＮＯＲ４の出力が接続されてい
る。

この回路では、検出用クロックでＤ−ＦＦＩは入力りの
Ｈレベルを読んで出力する。次の検出用クロックの立上
りが来るまでに被検出用クロックが来ると、Ｄ−ＦＦＩ
のＱ出力データはクリアされてローレベルｒＬＪとなる
。

この間に被検出クロックが来ないと、Ｄ−ＦＦ２が「Ｈ
」レベルを読み出力信号を出し、クロック断を検出する
。

この動作を第５図のタイムチャートにより詳細に説明す
る。

イのような被検出クロックが入力すると、遅延回路３で
は、被検出クロックが少し遅れて出力し口のような波形
になる。

ＥＸ−ＮＯＲ４では、上記のイと口を入力信号とするの
で、その出力にはへの出力が出る。即ち、時刻ｔｌから
ｔ□の間、ｔ３とｔＡの間、ｔ５とｔ８の間、・−・・
−のように、イと口のいずれか一方がｒＨＪで他方が「
Ｌ」の時はハがｒＬＪとなり、その他は（イと口が両方
ともｒＬＪかｒｆ（Ｊの時）「Ｈ」となる。

上記へのｒＬＪレベルの信号はＤ−ＦＦ　１及び２をク
リアする信号として使われる。

検出用クロックが二のように入力すると、この信号でＤ
−ＦＦＩはＤ入力のｒＨＪレベル信号を読んでＱ出力水
を出す。

時刻ｔ２で二がｒＨＪになると、これがＤ−ＦＦｌのク
ロック入力（ＣＫ）に入るから、Ｑ出力はホのようにｒ
ＨＪレベルとなる。しかし、ｔ３になると、ハの信号に
よりクリアされるから、ホはｒＬＪレベルとなる。

この時、Ｄ−ＦＦ２では、二のクロックが入力しても、
それまでのＤ入力はｒＬＪであるから、Ｑ出力はへのよ
うにｒＬＪである。

このようにして、八により、Ｄ−ＦＦＩとＤ−ＦＦ２は
所定時間毎にクリアされるから、Ｄ−ＦＦ２の出力には
、「Ｈ」レベルの出力は出ない。

しかし、今、時刻ｔ、において、被検出クロックが断に
なったとすると、イがｒＬＪレベルの状態となり、ハの
クリア信号が出力されなくなる。

この状態で二の検出用クロックは入力しているから、時
刻ｔｌにおいて、Ｄ−ＦＦＩの出力ホがｒＨＪとなった
ままとなる。

このホのｒＨＪ信号は、次に入力する検出用クロック二
が「Ｈ」レベルとなる時刻ｔＡでＤ−ＦＦ２が読み、Ｑ
出力への信号をｒＨＪレベルにしてクロック断を検出す
る。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。即ち、１本のクロック断を検出するのに、別のク
ロックが必要である。

このため、２本のクロックを必要とするから、回路も複
雑になり、回路規模が大きくなる等の欠点があった。

本発明は、このような従来の欠点を解消し、被検出クロ
ック１本で、それ自身のクロック断を検出できるように
し、回路の小規模化を実現することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理、図であり、以下、この図に基づ
いて本発明の詳細な説明する。

図において、１０．１１はカウンタ、１２．１３はパル
ス発生部、１４はインバータ（ＩＮＶ）、１５は論理和
ゲート（ＯＲ）を示す。

また、カウンタ１Ｏ１１１において、ＣＬＲはクリア入
力、ＣＬＫはクロック入力、ＣＡはキャリーアウト出力
を示す。

被検出クロックは、カウンタ１０のクリア入力に入ると
共に、パルス発生部１２に入り、このパルス発生部１２
の出力パルスをカウンタ１０のクロック入力ＣＬＫに送
りカウンタを駆動する。

通常、カウンタ１０がクロック入力ＣＬＫに入力するパ
ルスをカウントしても、キャリーが上がる前にクリア信
号が入るように設定してあり、この状態ではキャリーア
ウト出力は出ない。

クロック断になると、カウンタ１０はクリアされず、キ
ャリーが上がる。このキャリーアウト出力ＣＡをＯＲゲ
ート１５に出力してクロック断を検出する。

この場合、クロック断がハイレベルのｒＨＪ　固定にな
った場合は、カウンタ１０によって上記のようにクロッ
ク断を検出するが、ローレベルのｒＬＪ固定になった場
合には、カウンタ１１でクロック断を検出する。

このため、カウンタ１１には、被検出クロックをインバ
ータ１４で反転した後、クリア信号として入力するよう
に構成している。

〔作用〕

上記のように、被検出クロックをカウンタのクリア信号
として用いると共に、被検出クロックからカウントパル
スを抽出してカウンタを駆動するようにしたので、１本
の被検出クロックでクロック断の検出が可能となる。

しかも、カウンタを２個用い、一方のカウンタには被検
出クロックをそのまま入力し、他方のカウンタには、反
転したクロックを入力しているので、クロック断に際し
、ハイレベル固定でも、ローレベル固定でも、クロック
断を確実に検出可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明のｌ実施例の回路図、第３図はタイムチ
ャートを示した図であり、第１図と同符号は同一のもの
を示す。

図において、１５．１６はＮＡＮＤゲート、１７．１８
ば遅延回路（Ｄ　Ｌ　Ｙ）を示す。

パルス発生部１２は、ＮＡＮＤゲート１５と遅延回路１
７で構成し、パルス発生部１３はＮＡＮＤゲート１６と
遅延回路１８で構成するが、両パルス発生部は同一構成
のものである。またカウンタ１０と１１は同−構成のも
のである。

カウンタ１０とパルス発生部１２とでハイレベル「Ｈ」
固定のクロック断を検出し、カウンタ１１とパルス発生
部１３とインバータ１４とでローレベルｒＬＪ固定のク
ロック断を検出する。

被検出クロックが第３図イに示すパルスであったとする
と、パルス発生部１２の出力は口のようになる。

口に示すパルスのパルス幅は遅延回路１７の遅延時間で
決まり、次のようにしてパルスを発生する。

イがローレベル固定Ｊならば口はハイレベル固定Ｊであ
り、この状態が継続すれば口はｒＨＪ固定となり、ＮＡ
ＮＤ　１５の入力はｒｌｌと「Ｈ」である。

この状態でイがｒＨＪになると、口はｒＬＪに変化し、
所定時間遅れて（遅延回路１７の遅延時間）ＮＡＮＤｌ
　５の入力はｒＨＪとｒＬＪになるから、口はｒＨＪに
なる。

この状態から所定時間遅れてＮＡＮＤｌ　５の入力はｒ
ＨＪとｒＨＪになり、口がｒＬＪになる。

このようにして、イがｒＨＪＯ間は口がｒＬＪとｒＨＪ
を繰り返すことになり、口にはカウントパルスが発生す
る。

このようにしてカウントパルスを発生している時、イが
ｒＬＪになると、口はｒＨＪ固定となると共に、イがｒ
ＬＪになると、カウンタ１０をクリアする。

再びイがｒＨＪになると、上記と同様にして口のパルス
が発生する。

この場合、例えばカウンタ１０は、カウントパルスの立
上りでカウントを行うように構成する。

口のカウンタパルスは、遅延回路１７の遅延時間を変え
れば、イがｒＨＪの期間内に発生するパルス数を任意に
設定できるが、次にイがｒＬＪになってカウンタをクリ
アするまでにカウンタがキャリーアウト出力（桁上げ信
号）を出さないようにカウントパルス数を決める必要が
ある。

このようにすれば、カウンタ１０が口のカウントパルス
をカウントしても、キャリーアウト出力を出す前にクリ
アされるから、ハの出力は「Ｌ」のままである。

この状態で、クロックが断となり、例えば「Ｈ」固定に
なったとする。この時、カウンタ１０のクリア人カイが
ｒＨＪであるからクリアされず、口のカウントパルスは
連続して出力されるようになる。

このため、カウンタ１０は、所定数のカウントパルスを
カウントした後、キャリーアウト出力を出し、ハがｒＨ
Ｊとなり、クロック断を検出する。

また、上記の場合、クロック断がｒＬＪ固定で発生する
と、このｒＬＪの信号イは、インバータ１４で反転され
てｒＨＪになる。

これにより、カウンタ１１のクリア入力ＣＬＨにはｒＨ
Ｊが入力し、パルス発生部１３が発生する。

カウントパルスをカウンタ１１がカウントし、上記ｒＨ
Ｊ固定のクロック断の場合と同様にしてカウンタ１１か
らのキャリーアウト信号によりクロック断を検出する。

結局、カウンタ１０とカウンタ１１のキャリーアウト信
号の論理和をとる（ＯＲゲート１５）ここで、クロック
断がｒＨＪまたはｒＬＪのどちらに固定された場合でも
検出できる。

なお、クロック断が、ｒＨＪ固定かｒＬＪ固定かが予め
決まっていれば、カウンタとパルス発生部の組は、いず
れか片方の組だけを使用すればよい。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

（１）被検出クロック１本だけで、他のクロックを使用
することな゛くクロック断を検出できる。

したがって、回路の小規模化が実現できる。

（２）クロック断が、ハイレベル固定でも、ローレベル
固定でも、確実に検出できる。

【図面の簡単な説明】

第１図は本発明に係るクロック断検出回路の原理図、第２図は本発明の１実施例の回路図、第３図は実施例のタイムチャートを示した図、第４図は
従来のクロック断検出回路を示した図、第５図は従来例
のタイムチャートを示した図である。１０．１１・−力ウンタ１２．１３−・・パルス発生部１４−　インバータ１５−・−・オアゲート

Claims

【特許請求の範囲】被検出クロックを入力信号とし、１つのパルス中に複数
のパルスを発生させるパルス発生部（１２、１３）と、前記パルス発生部（１２、１３）の出力パルスをカウン
トするカウンタ（１０、１１）とを２組設け、一方のカウンタ（１０）のクリア入力と、パルス発生部
（１２）には被検出クロックをそのまま入力し、他方のカウンタ（１１）のクリア入力とパルス発生部（
１３）には、被検出クロックを反転して入力するように
接続し、上記２つのカウンタ（１０、１１）出力の論理和出力を
、クロック断検出信号としたことを特徴とするクロック
断検出回路。