JPH0749865Y2 - パルス周波数逓倍回路 - Google Patents
パルス周波数逓倍回路Info
- Publication number
- JPH0749865Y2 JPH0749865Y2 JP1986170920U JP17092086U JPH0749865Y2 JP H0749865 Y2 JPH0749865 Y2 JP H0749865Y2 JP 1986170920 U JP1986170920 U JP 1986170920U JP 17092086 U JP17092086 U JP 17092086U JP H0749865 Y2 JPH0749865 Y2 JP H0749865Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- value
- counter circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、入力パルスを2N逓倍してデユーテイ比1/2の
逓倍出力を得るパルス周波数逓倍回路に関する。
逓倍出力を得るパルス周波数逓倍回路に関する。
［従来の技術］ 従来、デユーテイ比1/2の２逓倍出力を得るパルス周波
数逓倍回路として、鋸歯状波を利用した２逓倍回路が公
知である。
数逓倍回路として、鋸歯状波を利用した２逓倍回路が公
知である。
第３図および第４図において説明する。
デユーテイ比1/2の入力パルスEiはエツジ検出回路１に
よつてその前縁および後縁パルスEa,Ebが検出され、こ
の前縁および後縁パルスEa,Ebによつて鋸歯状波発生回
路２が動作して、その出力に上記前縁および後縁パルス
Ea,Ebに同期した鋸歯状波Ecが得られる。３はレベル比
較器で、そのしきい値は零に設定されているため、この
レベル比較器３は上記鋸歯状波Ecの中央のレベルでスイ
ツチングして、その出力にデユーテイ比1/2の方形波信
号Ed（２逓倍出力）を得ることができる。
よつてその前縁および後縁パルスEa,Ebが検出され、こ
の前縁および後縁パルスEa,Ebによつて鋸歯状波発生回
路２が動作して、その出力に上記前縁および後縁パルス
Ea,Ebに同期した鋸歯状波Ecが得られる。３はレベル比
較器で、そのしきい値は零に設定されているため、この
レベル比較器３は上記鋸歯状波Ecの中央のレベルでスイ
ツチングして、その出力にデユーテイ比1/2の方形波信
号Ed（２逓倍出力）を得ることができる。
［考案が解決しようとする問題点］ 従来の方式は、鋸歯状波を利用した２逓倍回路であるの
で、入力パルスの２逓倍のみ可能で、４逓倍、８逓倍な
ど2N逓倍（Ｎは自然数）する場合には、上記のような２
逓倍回路を複数個縦続接続しなければならない。
で、入力パルスの２逓倍のみ可能で、４逓倍、８逓倍な
ど2N逓倍（Ｎは自然数）する場合には、上記のような２
逓倍回路を複数個縦続接続しなければならない。
また、この方式は、鋸歯状波Ecの中央のレベルをアナロ
グ的に検出して２逓倍出力を得るものであるから、集積
回路に不適当な回路である。
グ的に検出して２逓倍出力を得るものであるから、集積
回路に不適当な回路である。
［問題点を解決するための手段］ 本考案は、下記の（１）〜（６）を構成要件とする。
（１）クロツクパルスを発生するクロツクパルス発生回
路７。
路７。
（２）入力パルスの1/2周期に対応した周期を有する基
準パルスを得る基準パルス発生回路10。
準パルスを得る基準パルス発生回路10。
（３）上記基準パルスの１周期の間クロツクパルスをカ
ウントして、当該基準パルスの１周期に相当するカウン
ト値を得る第１のカウンタ回路11。
ウントして、当該基準パルスの１周期に相当するカウン
ト値を得る第１のカウンタ回路11。
（４）当該第１のカウンタ回路11のカウント値をLSB（l
east significant bit 2進数データの最小桁のビツト）
からシフトして、上記カウント値の1/2N（Ｎは自然数）
を得るラツチ回路12。
east significant bit 2進数データの最小桁のビツト）
からシフトして、上記カウント値の1/2N（Ｎは自然数）
を得るラツチ回路12。
（５）上記クロツクパルスをカウントし、当該カウント
数が上記1/2N値になつた時点でキヤリー信号を出力する
第２のカウンタ回路14。
数が上記1/2N値になつた時点でキヤリー信号を出力する
第２のカウンタ回路14。
（６）当該第２のカウンタ回路14のキヤリー信号によつ
て反転して、上記入力パルスのデユーテイ比1/2の2N逓
倍出力を得るフリツプフロツフ回路17。
て反転して、上記入力パルスのデユーテイ比1/2の2N逓
倍出力を得るフリツプフロツフ回路17。
［作用］ 第１ステツプ：入力パルスの1/2周期に対応した周期を
有する基準パルスを得、第１のカウント回路11によつて
この基準パルスの１周期の間クロツクパルスをカウント
することにより、この基準パルスの一周期に相当するカ
ウント値を求める。
有する基準パルスを得、第１のカウント回路11によつて
この基準パルスの１周期の間クロツクパルスをカウント
することにより、この基準パルスの一周期に相当するカ
ウント値を求める。
第２ステツプ：このカウント値をそのLSB（least signi
ficant bit 2進数データの最小桁のビツト）からシフト
して、上記カウント値の1/2N値（Ｎは自然数）を得る。
ficant bit 2進数データの最小桁のビツト）からシフト
して、上記カウント値の1/2N値（Ｎは自然数）を得る。
第３ステツプ：第２のカウンタ回路は、上記クロツクパ
ルスをカウントし、そのカウント数が上記1/2N値になつ
た時点でキヤリー信号を出力し、このキヤリー信号また
は上記基準パルスによつてプリセツトされて、上記のカ
ウント動作を繰り返す。
ルスをカウントし、そのカウント数が上記1/2N値になつ
た時点でキヤリー信号を出力し、このキヤリー信号また
は上記基準パルスによつてプリセツトされて、上記のカ
ウント動作を繰り返す。
すなわち、第２のカウンタ回路からは上記基準パルスの
１周期に相当するカウント値の1/2N値に対応する周期を
有するキヤリー信号が出力される。
１周期に相当するカウント値の1/2N値に対応する周期を
有するキヤリー信号が出力される。
第４ステツプ：このキヤリー信号によつてフリツプフロ
ツプ回路を反転させて、入力パルスのデユーテイ比1/2
の2N逓倍出力を得る。
ツプ回路を反転させて、入力パルスのデユーテイ比1/2
の2N逓倍出力を得る。
［実施例］ 第１図および第２図は本考案の一実施例を示すもので、
同図では入力パルスを２逓倍してデユーテイ比1/2の２
逓倍出力を得る実施例が示されている。
同図では入力パルスを２逓倍してデユーテイ比1/2の２
逓倍出力を得る実施例が示されている。
第１図は本考案の第１のカウンタ回路、ラツチ回路、第
２のカウンタ回路、フリツプフロツプ回路およびこれら
を制御するエツジパルスおよび基準パルスを出力する基
準パルス発生回路の構成を示す図、第２図は同、信号波
形図である。
２のカウンタ回路、フリツプフロツプ回路およびこれら
を制御するエツジパルスおよび基準パルスを出力する基
準パルス発生回路の構成を示す図、第２図は同、信号波
形図である。
以下、図において説明する。
第１のカウンタ回路11、ラツチ回路12、第２のカウンタ
回路14およびフリツプフロツプ回路17を制御する入力パ
ルスのエツジパルスおよび基準パルスを出力する基準パ
ルス発生回路10は次のような構成を有する。
回路14およびフリツプフロツプ回路17を制御する入力パ
ルスのエツジパルスおよび基準パルスを出力する基準パ
ルス発生回路10は次のような構成を有する。
４、５、６はデータ入力D1、D2、D3、クロツク入力CLK
1、CLK2、CLK3をもち、その出力Q1、Q2、Q3が１ビツト
前の状態を保つ第１、第２、第３のＤ−フリツプフロツ
プ回路で、データ入力Ｄと出力Ｑとの間には、 Qn＋１＝Dn なる関係が成立する。
1、CLK2、CLK3をもち、その出力Q1、Q2、Q3が１ビツト
前の状態を保つ第１、第２、第３のＤ−フリツプフロツ
プ回路で、データ入力Ｄと出力Ｑとの間には、 Qn＋１＝Dn なる関係が成立する。
入力パルスEiを第１のＤ−フリツプフロツプ回路４のデ
ータ入力D1に入力し、その出力Q1を第２のＤ−フリツプ
フロツプ回路５のデータ入力D2に入力し、同様に、その
出力Q2を第３のＤ−フリツプフロツプ回路６のデータ入
力D3に入力して出力Q3を得る。一方、クロツクパルスfc
を第１、第２、第３のＤ−フリツプフロツプ回路４、
５、６のクロツク入力CLK1、CLK2、CLK3にそれぞれ入力
する。７はクロツクパルス発生回路である。
ータ入力D1に入力し、その出力Q1を第２のＤ−フリツプ
フロツプ回路５のデータ入力D2に入力し、同様に、その
出力Q2を第３のＤ−フリツプフロツプ回路６のデータ入
力D3に入力して出力Q3を得る。一方、クロツクパルスfc
を第１、第２、第３のＤ−フリツプフロツプ回路４、
５、６のクロツク入力CLK1、CLK2、CLK3にそれぞれ入力
する。７はクロツクパルス発生回路である。
ここで、第１のＤ−フリツプフロツプ回路４の出力Q1
は、第２図に示すように、入力パルスEiの前縁および後
縁に対応し、クロツクパルスfcの立ち下がりに当期した
ものとなり、また、第２のＤ−フリツプフロツプ回路５
の出力Q2は第１のＤ−フリツプフロツプ回路４の出力Q1
からクロツクパルスfcの１周期だけ遅れ、同様に、第３
のＤ−フリツプフロツプ回路６の出力Q3は第２のＤ−フ
リツプフロツプ回路５の出力Q2からクロツクパルスfcの
１周期だけ遅れたものとなる。
は、第２図に示すように、入力パルスEiの前縁および後
縁に対応し、クロツクパルスfcの立ち下がりに当期した
ものとなり、また、第２のＤ−フリツプフロツプ回路５
の出力Q2は第１のＤ−フリツプフロツプ回路４の出力Q1
からクロツクパルスfcの１周期だけ遅れ、同様に、第３
のＤ−フリツプフロツプ回路６の出力Q3は第２のＤ−フ
リツプフロツプ回路５の出力Q2からクロツクパルスfcの
１周期だけ遅れたものとなる。
そして、第１、第２のＤ−フリツプフロツプ回路４、５
の出力Q1、Q2をEX−OR回路８（排他的（exclusive）OR
回路）入力し、そのOR出力を入力パルスEiのエツジパル
スＡとし、また、第２、第３のＤ−フリツプフロツプ回
路５、６の出力Q2、Q3をEX−NOR回路９（排他的（exclu
sive）NOR回路）に入力し、そのNOR出力を基準パルスＢ
とする。
の出力Q1、Q2をEX−OR回路８（排他的（exclusive）OR
回路）入力し、そのOR出力を入力パルスEiのエツジパル
スＡとし、また、第２、第３のＤ−フリツプフロツプ回
路５、６の出力Q2、Q3をEX−NOR回路９（排他的（exclu
sive）NOR回路）に入力し、そのNOR出力を基準パルスＢ
とする。
この基準パルスＢの１周期は入力パルスEiの1/2周期に
対応し、かつ、上記クロツクパルスfcに同期したものと
なる。また、入力パルスEiのエツジパルスＡは、基準パ
ルスＢに対してクロツクパルスfcの１周期分だけ進んだ
ものとなる。
対応し、かつ、上記クロツクパルスfcに同期したものと
なる。また、入力パルスEiのエツジパルスＡは、基準パ
ルスＢに対してクロツクパルスfcの１周期分だけ進んだ
ものとなる。
つぎに、第１のカウンタ回路11、ラツチ回路12、第２の
カウンタ回路14およびフリツプフロツプ回路17について
説明する。
カウンタ回路14およびフリツプフロツプ回路17について
説明する。
11は上記クロツプパルスfcをアツプカウントする第１の
カウンタ回路で、そのクロツク入力端子11Cに上記クロ
ツクパルスfcを入力し、また、リセツト端子11Rに上記
基準パルスＢを入力する。
カウンタ回路で、そのクロツク入力端子11Cに上記クロ
ツクパルスfcを入力し、また、リセツト端子11Rに上記
基準パルスＢを入力する。
この第１のカウンタ回路11は上記クロツクパルスfcを初
期値［Ｏ Ｏ……Ｏ］から順次カウントして、そのカウ
ント値［O0 O1 ……On］を出力する。そして、この第
１のカウンタ回路11は上記基準パルスＢ毎にリセツトさ
れて上記と同様の動作を繰り返す。
期値［Ｏ Ｏ……Ｏ］から順次カウントして、そのカウ
ント値［O0 O1 ……On］を出力する。そして、この第
１のカウンタ回路11は上記基準パルスＢ毎にリセツトさ
れて上記と同様の動作を繰り返す。
したがつて、第１のカウンタ回路11のカウント出力［O0
O1 ……On］ｆ基準パルスＢの１周期に相当するカウ
ント値となる。
O1 ……On］ｆ基準パルスＢの１周期に相当するカウ
ント値となる。
12はラツチ回路で、その入力に上記第１のカウンタ回路
11のカウント出力［O0 O1 ……On］のLSB（least sig
nificant bit 2進数データの最小桁のビツト）を除いた
値［０ １ ……On］を入力し、ラツチ・イネーブル端
子12LEに上記エツジパルスＡを入力する。
11のカウント出力［O0 O1 ……On］のLSB（least sig
nificant bit 2進数データの最小桁のビツト）を除いた
値［０ １ ……On］を入力し、ラツチ・イネーブル端
子12LEに上記エツジパルスＡを入力する。
そして、このエツジパルスＡに同期して上記値［O1 …
… On］を保持して、これをラツチ出力［L1 L2 ……
Ln］として出力する。
… On］を保持して、これをラツチ出力［L1 L2 ……
Ln］として出力する。
すなわち、基準パルスＢの１周期に相当するカウント値
［O0 O1 …… On］をそのLSBから１桁だけシフトし
て、上記カウント値［O0 O1 …… On］の1/2の値［O
1 ……On］を保持して、これをラツチ出力［L1 L2
…… Ln］として出力する。
［O0 O1 …… On］をそのLSBから１桁だけシフトし
て、上記カウント値［O0 O1 …… On］の1/2の値［O
1 ……On］を保持して、これをラツチ出力［L1 L2
…… Ln］として出力する。
このラツチ出力［L1 L2 …… Ln］を第１のインバー
タ回路13a、13b……13kによつて反転して、その補数値
［Q0 Q1 ……Qn−１］を創り出す。
タ回路13a、13b……13kによつて反転して、その補数値
［Q0 Q1 ……Qn−１］を創り出す。
ここで、ラツチ・イネーブル信号として基準パルスＢに
対してクロツクパルスfcの１周期分ぶけ進んだエツジパ
ルスＡを用いる理由は、第１のカウンタ回路11が上記基
準パルスＢによつてセツトされる以前に、そのカウント
値［O0 O1 …… On］を保持して、これをラツチ出力
［L1 L2 …… Ln］として出力するためのものであ
る。
対してクロツクパルスfcの１周期分ぶけ進んだエツジパ
ルスＡを用いる理由は、第１のカウンタ回路11が上記基
準パルスＢによつてセツトされる以前に、そのカウント
値［O0 O1 …… On］を保持して、これをラツチ出力
［L1 L2 …… Ln］として出力するためのものであ
る。
14は上記クロツクパルスfcをアツプカウントする第２の
カウンタ回路で、そのクロツク入力端子14Cに上記クロ
ツクパルスfcを入力し、また、プリセツト入力14Pに上
記補数値［Q0 Q1 …… Qn−１］をプリセツトする。
この第２のカウンタ回路14は、上記補数値［Q0 Q1 …
… Qn−１］を初期値として上記クロツクパルスfcを順
次カウントし、そのカウト値がフルカウントになつた時
点でキヤリー信号CAをキヤリー出力端子14CAから出力す
る。
カウンタ回路で、そのクロツク入力端子14Cに上記クロ
ツクパルスfcを入力し、また、プリセツト入力14Pに上
記補数値［Q0 Q1 …… Qn−１］をプリセツトする。
この第２のカウンタ回路14は、上記補数値［Q0 Q1 …
… Qn−１］を初期値として上記クロツクパルスfcを順
次カウントし、そのカウト値がフルカウントになつた時
点でキヤリー信号CAをキヤリー出力端子14CAから出力す
る。
このキヤリー信号CAを第２のインバータ回路15によつて
反転した後、上記基準パルスＢとともにAND回路16に入
力し、そのAND出力をプリセツト信号として上記第２の
カウンタ回路14のプリセツト端子14PRに入力する。
反転した後、上記基準パルスＢとともにAND回路16に入
力し、そのAND出力をプリセツト信号として上記第２の
カウンタ回路14のプリセツト端子14PRに入力する。
この第２のカウンタ回路14は、プリセツト値すなわち上
記補数値［Q0 Q1 …… Qn−１］を初期値として上記
クロツクパルスfcを順次カウントし、そのカウント値が
フルカウントになつた時点でキヤリー信号CAをほ出力
し、このキヤリー信号CAまたは上記基準パルスＢによつ
てプリセツトされて、上記のカウント動作を繰り返す。
記補数値［Q0 Q1 …… Qn−１］を初期値として上記
クロツクパルスfcを順次カウントし、そのカウント値が
フルカウントになつた時点でキヤリー信号CAをほ出力
し、このキヤリー信号CAまたは上記基準パルスＢによつ
てプリセツトされて、上記のカウント動作を繰り返す。
上記反転したキヤリー信号▲▼を第４のＤ−フリツ
プフロツプ回路17のクロツク入力単位17Cに入力すると
ともに、その否定出力をデータ入力17Dに入力し、一
方、セツト端子17Sに上記基準パルスＢを入力して、こ
の第４のＤ−フリツプフロツプ回路17を上記反転したキ
ヤリー信号▲▼によつて反転させて、デユーテイ比
1/2の２逓倍出力を得る。
プフロツプ回路17のクロツク入力単位17Cに入力すると
ともに、その否定出力をデータ入力17Dに入力し、一
方、セツト端子17Sに上記基準パルスＢを入力して、こ
の第４のＤ−フリツプフロツプ回路17を上記反転したキ
ヤリー信号▲▼によつて反転させて、デユーテイ比
1/2の２逓倍出力を得る。
なお、本実施例では入力パルスを２逓倍してデユーテイ
比1/2の２逓倍出力を得る構成が示されているが、次の
ような他の実施例も単なる設計的事項として構成しう
る。
比1/2の２逓倍出力を得る構成が示されているが、次の
ような他の実施例も単なる設計的事項として構成しう
る。
本実施例では、第１のカウンタ回路11のカウント出力
［O0 O1 …… On］をそのLSB（least significant b
it 2進数データの最小桁のビツト）から１桁だけシフト
して、上記カウント値［O0 O1 …… On］の1/2の値
［O1 ……On］を保持して、これをラツチ出力［L1 L2
…… Ln］として出力することにより、２逓倍出力を
得る構成である。
［O0 O1 …… On］をそのLSB（least significant b
it 2進数データの最小桁のビツト）から１桁だけシフト
して、上記カウント値［O0 O1 …… On］の1/2の値
［O1 ……On］を保持して、これをラツチ出力［L1 L2
…… Ln］として出力することにより、２逓倍出力を
得る構成である。
したがつて、第１のカウンタ回路11のカウント出力［O0
O1 …… On］をそのLSBから２桁だけシフトする
と、その値は上記カウント値［O0 O1 …… On］の1/
4の値［O2 …… On］となり、４逓倍出力が得られ
る。同様にして、第１のカウンタ回路11のカウント出力
［O0 O1 …… On］をそのLSBから３桁だけシフトす
ると、８逓倍出力が得られる。以下、同様にして、2N逓
倍出力が得られる。
O1 …… On］をそのLSBから２桁だけシフトする
と、その値は上記カウント値［O0 O1 …… On］の1/
4の値［O2 …… On］となり、４逓倍出力が得られ
る。同様にして、第１のカウンタ回路11のカウント出力
［O0 O1 …… On］をそのLSBから３桁だけシフトす
ると、８逓倍出力が得られる。以下、同様にして、2N逓
倍出力が得られる。
また、要するに、第２のカウンタ回路14は上記基準パル
スＢの１周期に相当するカウント値の1/2N値をカウント
するものであるから、第２のカウンタ回路14がダウンカ
ウンタの場合は、上記ラツチ出力［L1 L2 …… Ln］
をそのままプリセツトすればよく、第１のインバータ回
路13a、13b……13kは不要となる。
スＢの１周期に相当するカウント値の1/2N値をカウント
するものであるから、第２のカウンタ回路14がダウンカ
ウンタの場合は、上記ラツチ出力［L1 L2 …… Ln］
をそのままプリセツトすればよく、第１のインバータ回
路13a、13b……13kは不要となる。
さらに、入力パルスEiのデユーテイ比が1/2でない場合
は、入力パルスEiの前縁のみを検出して、基準パルスを
創り出し、第１のカウンタ回路11のカウント出力［O0
O1 …… On］シフトする桁数を適宜に選定することに
より、同様にして、デユーテイ比1/2の逓倍出力を得る
ことができる。
は、入力パルスEiの前縁のみを検出して、基準パルスを
創り出し、第１のカウンタ回路11のカウント出力［O0
O1 …… On］シフトする桁数を適宜に選定することに
より、同様にして、デユーテイ比1/2の逓倍出力を得る
ことができる。
［考案の効果］ 本発明は、（１）第１のカウンタ回路11のカウント出力
［O0 O1 …… On］をそのLSB（least significant b
it 2進数データの最小桁のビツト）からシフトすること
により、その桁数に応じて入力パルス周波数を２逓倍、
４逓倍、……2N逓倍（Ｎは自然数）することができる、
（２）集積回路化に最適な回路である、効果がある。
［O0 O1 …… On］をそのLSB（least significant b
it 2進数データの最小桁のビツト）からシフトすること
により、その桁数に応じて入力パルス周波数を２逓倍、
４逓倍、……2N逓倍（Ｎは自然数）することができる、
（２）集積回路化に最適な回路である、効果がある。
第１図は本考案のパルス周波数逓倍回路を構成する第１
のカウンタ回路、ラツチ回路、第２のカウンタ回路、フ
リツプフロツプ回路およびこれらを制御するエツジパル
スおよび基準パルスを出力する基準パルス発生回路を示
す図、第２図は同、信号波形図、第３図は従来のパルス
周波数逓倍回路の構成を示す図、第４図は同、信号波形
図である。 ４、５、６……第１、第２、第３のＤ−フリツプフロツ
プ回路、７……クロツクパルス発生回路、10……基準パ
ルス発生回路、11……第１のカウンタ回路、12……ラツ
チ回路、14……第２のカウンタ回路、17……フリツプフ
ロツプ回路。
のカウンタ回路、ラツチ回路、第２のカウンタ回路、フ
リツプフロツプ回路およびこれらを制御するエツジパル
スおよび基準パルスを出力する基準パルス発生回路を示
す図、第２図は同、信号波形図、第３図は従来のパルス
周波数逓倍回路の構成を示す図、第４図は同、信号波形
図である。 ４、５、６……第１、第２、第３のＤ−フリツプフロツ
プ回路、７……クロツクパルス発生回路、10……基準パ
ルス発生回路、11……第１のカウンタ回路、12……ラツ
チ回路、14……第２のカウンタ回路、17……フリツプフ
ロツプ回路。
Claims (3)
- 【請求項１】下記の（イ）〜（ヘ）を構成要件とするこ
とを特徴とするパルス周波数逓倍回路。 （イ）クロツクパルスを発生するクロツクパルス発生回
路（７）。 （ロ）入力パルスの1/2周期に対応した周期を有する基
準パルスを得る基準パルス発生回路（10）。 （ハ）上記基準パルスの１周期の間クロツクパルスをカ
ウントして、当該基準パルスの１周期に相当するカウン
ト値を得る第１のカウンタ回路（11）。 （ニ）当該第１のカウンタ回路（11）のカウント値をLS
B（least significant bit 2進数データの最小桁のビツ
ト）からシフトして、上記カウント値の1/2N値（Ｎは自
然数）を得るラツチ回路（12）。 （ホ）上記クロツクパルスをカウントし、当該カウント
数が上記1/2N値になつた時点でキヤリー信号を出力する
第２のカウンタ回路（14）。 （ヘ）当該第２のカウンタ回路（14）のキヤリー信号に
よつて反転して、上記入力パルスのデユーテイ比1/2の2
N逓倍出力を得るフリツプフロツフ回路（17）。 - 【請求項２】第２のカウンタ回路（14）がアツプカウン
タであつて、当該第２のカウンタ回路（14）に上記1/2N
値（Ｎは自然数）の補数値をプリセツトすることを特徴
とする実用新案登録請求の範囲第１項記載のパルス周波
数逓倍回路。 - 【請求項３】第２のカウンタ回路（14）がダウンカウン
タであつて、当該第２のカウンタ回路（14）に上記1/2N
値（Ｎは自然数）をそのままプリセツトすることを特徴
とする実用新案登録請求の範囲第１項記載のパルス周波
数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986170920U JPH0749865Y2 (ja) | 1986-11-06 | 1986-11-06 | パルス周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986170920U JPH0749865Y2 (ja) | 1986-11-06 | 1986-11-06 | パルス周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6374829U JPS6374829U (ja) | 1988-05-18 |
| JPH0749865Y2 true JPH0749865Y2 (ja) | 1995-11-13 |
Family
ID=31106078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986170920U Expired - Lifetime JPH0749865Y2 (ja) | 1986-11-06 | 1986-11-06 | パルス周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749865Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201719A (ja) * | 1984-03-27 | 1985-10-12 | Oval Eng Co Ltd | 周波数逓倍回路 |
| JPS6116613A (ja) * | 1984-07-03 | 1986-01-24 | Nec Corp | 周波数てい倍器 |
-
1986
- 1986-11-06 JP JP1986170920U patent/JPH0749865Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6374829U (ja) | 1988-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4669099A (en) | Digital frequency multiplier | |
| JPS6243568B2 (ja) | ||
| JPS6143899B2 (ja) | ||
| JPH0749865Y2 (ja) | パルス周波数逓倍回路 | |
| GB2030745A (en) | Digital frequency quadrupler | |
| JP2702111B2 (ja) | 多段分周バイナリ・カウンタ | |
| JPS60227521A (ja) | ２／３分周回路 | |
| JPH05259895A (ja) | 奇数分周器 | |
| JP2689539B2 (ja) | 分周器 | |
| JPH0744459B2 (ja) | Ｐｗｍ回路 | |
| JPH052016B2 (ja) | ||
| JPS6010453B2 (ja) | デイジタル分周回路 | |
| JPS5814644A (ja) | クロツク発生回路 | |
| JPS582493B2 (ja) | デイジタルイソウドウキカイロ | |
| SU766018A1 (ru) | Делитель частоты следовани импульсов | |
| SU1725387A1 (ru) | Счетный разр д | |
| JP2641964B2 (ja) | 分周器 | |
| JP3382329B2 (ja) | 奇数カウンタ回路 | |
| JPS61230427A (ja) | ２／（２ｎ＋１）分周回路 | |
| JP2732510B2 (ja) | Ｐｗｍ回路 | |
| JPS60227520A (ja) | ２／３分周回路 | |
| JPH01192216A (ja) | 遅延回路 | |
| JPH0523632U (ja) | ３分の１分周回路 | |
| JPH0590921A (ja) | パルス発生回路 | |
| JPH02126717A (ja) | デュティー変換回路 |