JPS60224260A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60224260A JPS60224260A JP59079395A JP7939584A JPS60224260A JP S60224260 A JPS60224260 A JP S60224260A JP 59079395 A JP59079395 A JP 59079395A JP 7939584 A JP7939584 A JP 7939584A JP S60224260 A JPS60224260 A JP S60224260A
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- film
- electrode
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にダイナミック・ラ
ンダム・アクセス・メモリ（ｄＲＡＭ ）に係わる。
ンダム・アクセス・メモリ（ｄＲＡＭ ）に係わる。
周知の如く、ｄＲＡＭにおいては、２５６にビットの大
容量化が実現されておシ、今後はＩＭｂｉｔ。
容量化が実現されておシ、今後はＩＭｂｉｔ。
４Ｍｂｉｔへの開発が進められると考えられている。
従来、ｄＲＡＭとしては、第１図及び第２図に示すもの
が知られている。図中の１は、Ｐ型の半導体基板である
。この基板１の素子分離領域２で囲まれた表面には、１
型のソース、ドレイン領域３，４及びＮ型層５が設けら
れている。前記基板１上には、ダート酸化膜６ａを介し
てダート電極（ワード線）７が設けられており、これら
と前記ソース、ドレイン領域３，４でトランスファ・ｆ
ｆ −） ８が形成されている。同基板１のＮ型層５上
にはキャｐ４シタ用絶縁膜６ｂを介してセルグレート９
が設けられ、該セルグレ−ト９、キヤ・やシタ用絶縁膜
６ｂ及び基板１からキャパシタ１０が形成されている。
が知られている。図中の１は、Ｐ型の半導体基板である
。この基板１の素子分離領域２で囲まれた表面には、１
型のソース、ドレイン領域３，４及びＮ型層５が設けら
れている。前記基板１上には、ダート酸化膜６ａを介し
てダート電極（ワード線）７が設けられており、これら
と前記ソース、ドレイン領域３，４でトランスファ・ｆ
ｆ −） ８が形成されている。同基板１のＮ型層５上
にはキャｐ４シタ用絶縁膜６ｂを介してセルグレート９
が設けられ、該セルグレ−ト９、キヤ・やシタ用絶縁膜
６ｂ及び基板１からキャパシタ１０が形成されている。
前記ダート電極７等を含む基板１全面には、層間絶縁膜
１１を介してビット線１２が設けられている。
１１を介してビット線１２が設けられている。
なお、第２図は第１図の等価回路図である。
前述した構造のｄＲＡＭは、キャパシタ１ｏに電荷を蓄
積しているか否かによシ情報を判断するもので、トラン
スファ・ゲート８を開き、キャパシタ部１０内の電荷量
によシビット線１２の電位の変化を検知して読み出す。
積しているか否かによシ情報を判断するもので、トラン
スファ・ゲート８を開き、キャパシタ部１０内の電荷量
によシビット線１２の電位の変化を検知して読み出す。
従って、キャパシタ１０内の電荷量の多少がメモリー動
作のカギとなシ、電荷量をできるだけ多くする必要があ
る。従来、メモリ容量を増大させる方法として、次に掲
げる手段が採られている。
作のカギとなシ、電荷量をできるだけ多くする必要があ
る。従来、メモリ容量を増大させる方法として、次に掲
げる手段が採られている。
（１） キャパシタ１０の一部を構成するキャパシタ用
絶縁膜６ｂの膜厚を薄くする方法。これは、Ｃ−ε・Ｓ
／ｌ （但し、Ｃは容量、εは誘電率、Ｓはセル面積、
ｔは膜厚を示す）よシ、ｔを薄くしてＣを大きくしよう
とするもので、従来、セル面積の微細化に伴なう容量の
減少を薄膜化によシ回避してきた。しかるに、現在実用
化されテイル６４ ＫｄＲＡＭハ３００１を、２５６
Ｋ ｄＲＡＭは２００Ｘを使用しておシ、次のｌＭｄＲ
ＡＭは１００Ｘを実現する必要がある。しかしながら、
このように薄膜でかつ大容量のセルを不良なく実現する
ことは、製造技術的に不可能に近くなっている。
絶縁膜６ｂの膜厚を薄くする方法。これは、Ｃ−ε・Ｓ
／ｌ （但し、Ｃは容量、εは誘電率、Ｓはセル面積、
ｔは膜厚を示す）よシ、ｔを薄くしてＣを大きくしよう
とするもので、従来、セル面積の微細化に伴なう容量の
減少を薄膜化によシ回避してきた。しかるに、現在実用
化されテイル６４ ＫｄＲＡＭハ３００１を、２５６
Ｋ ｄＲＡＭは２００Ｘを使用しておシ、次のｌＭｄＲ
ＡＭは１００Ｘを実現する必要がある。しかしながら、
このように薄膜でかつ大容量のセルを不良なく実現する
ことは、製造技術的に不可能に近くなっている。
（２）誘電率εを増大する方法。これは、通常、キヤ／
４′シタ用絶縁膜の材料としてＳ １０２が用いられて
いるが、これに代シεの大きい例えばＳｉ３Ｎ４、Ｔａ
２０５を用いようとするものである。
４′シタ用絶縁膜の材料としてＳ １０２が用いられて
いるが、これに代シεの大きい例えばＳｉ３Ｎ４、Ｔａ
２０５を用いようとするものである。
しかしながら、これらの材料は単層ではリーク電流が多
いため、５ｉ０２との複合膜構造が必要となってくる。
いため、５ｉ０２との複合膜構造が必要となってくる。
例えば、５１３Ｎ４の場合は実効的な５１０２膜厚換算
で１００Ｘがその限界であシ、Ｔａ２Ｏ，の場合は膜自
体の不安定性が大きく、今後の開発に依存し実用化には
ほど遠い。
で１００Ｘがその限界であシ、Ｔａ２Ｏ，の場合は膜自
体の不安定性が大きく、今後の開発に依存し実用化には
ほど遠い。
このようなことから、第３図に示す如く、キヤ／母シタ
を立体的に構成して面積Ｓを微細化に対して減少するこ
とを緩和した、いわゆるトレの基板１に溝１３を掘シ、
その溝１３の側面もキャパシタとして利用する構造とな
っている。
を立体的に構成して面積Ｓを微細化に対して減少するこ
とを緩和した、いわゆるトレの基板１に溝１３を掘シ、
その溝１３の側面もキャパシタとして利用する構造とな
っている。
こう［またｄＲＡＭによれば、溝１３の深さを深くすれ
ば、それだけ容量を増やすことが可能であるが、基板を
掘ることによって種々の問題が生ずる。即ち、加工時に
溝１３のコーナ一部にラジエーションダメージが生じる
こと、α線の照射によシ発生した少数キャリヤのために
キャｔ４シタに蓄積された多数キャリヤが消滅すること
（ソフトエラー）、コーナ一部あるいはキャパシタ用絶
縁膜１４の形成時に体積膨張が生じてストレスが生じる
こと等の問題が挙けられる。
ば、それだけ容量を増やすことが可能であるが、基板を
掘ることによって種々の問題が生ずる。即ち、加工時に
溝１３のコーナ一部にラジエーションダメージが生じる
こと、α線の照射によシ発生した少数キャリヤのために
キャｔ４シタに蓄積された多数キャリヤが消滅すること
（ソフトエラー）、コーナ一部あるいはキャパシタ用絶
縁膜１４の形成時に体積膨張が生じてストレスが生じる
こと等の問題が挙けられる。
また、従来、第４図に示すスタックド・キ゛ヤ／やシタ
構造のｄＲＡＭが知られている（ＩＥＤＭ １９７８Ｔ
ｅｃｈ、Ｄｉｇｅｓｔ ｐ、ａ ４８ ）。これは、ダ
ート電極７上にキャパシタの一部を構成する２つのセル
グレート９．９を金属や多結晶シリコンを材料として段
階的に構成してＭＩＭ、ＳＩＳキャ／ヤシタを作シ、こ
こに電荷を蓄積する構造となっておシ、その動作は第１
図及び第２図の１トランジスタ１キヤ・ヤシタ・セルと
同様である。なお、図中の１４は１型のドレイン（又は
ソース）領域、１５は１型のソース（又鉱ドレイン）領
域である。しかしながら、このｄＲＡＭによれば、キャ
パシタの一部を構成する酸化膜が平面構造であるため、
キャパシタの面積は最大でセル面積しか広げることがで
きず、十分大きな容量を得るには至らなかった。
構造のｄＲＡＭが知られている（ＩＥＤＭ １９７８Ｔ
ｅｃｈ、Ｄｉｇｅｓｔ ｐ、ａ ４８ ）。これは、ダ
ート電極７上にキャパシタの一部を構成する２つのセル
グレート９．９を金属や多結晶シリコンを材料として段
階的に構成してＭＩＭ、ＳＩＳキャ／ヤシタを作シ、こ
こに電荷を蓄積する構造となっておシ、その動作は第１
図及び第２図の１トランジスタ１キヤ・ヤシタ・セルと
同様である。なお、図中の１４は１型のドレイン（又は
ソース）領域、１５は１型のソース（又鉱ドレイン）領
域である。しかしながら、このｄＲＡＭによれば、キャ
パシタの一部を構成する酸化膜が平面構造であるため、
キャパシタの面積は最大でセル面積しか広げることがで
きず、十分大きな容量を得るには至らなかった。
本発ＢＡは上記事情に鑑みてなされたもので、小さなセ
ル面積で大きなキャパシタ面積を得ることができ、もっ
て十分大きな電荷量を得て正確な情報を判断できる半導
体記憶装置を提供することを目的５、とする。
ル面積で大きなキャパシタ面積を得ることができ、もっ
て十分大きな電荷量を得て正確な情報を判断できる半導
体記憶装置を提供することを目的５、とする。
本発明は、従来のトレンチ・キャパシタ構造のｄＲＡＭ
の利点とスタックド・キャパシタ構造のｄＲＡＭの利点
に注目して提案されたものである。
の利点とスタックド・キャパシタ構造のｄＲＡＭの利点
に注目して提案されたものである。
具体的には、半導体基板に開孔された溝の内壁に第１の
絶縁膜を介して順次設けられた不純物を含む第１の多結
晶シリコン層、第２の絶縁膜、不純物を含む第２の多結
晶シリコン層とからキヤ・やシタを構成するとともに、
このキヤ・臂シタの第１、第２の多結晶シリコン層のい
ずれか一方をＭＯＳ ）ランジスタの一部をソース領域
と電気的に接続することによって、前記目的を達成する
ことを図った。
絶縁膜を介して順次設けられた不純物を含む第１の多結
晶シリコン層、第２の絶縁膜、不純物を含む第２の多結
晶シリコン層とからキヤ・やシタを構成するとともに、
このキヤ・臂シタの第１、第２の多結晶シリコン層のい
ずれか一方をＭＯＳ ）ランジスタの一部をソース領域
と電気的に接続することによって、前記目的を達成する
ことを図った。
以下、本発明の一実施例に係るｄＲＡＭを製造工程順に
第５図（ａ）〜（ｆ）を参照して説明する。
第５図（ａ）〜（ｆ）を参照して説明する。
（ｉ）まず、Ｐ型のシリコン基板２１の表面にＬＯＣＯ
８法によシ選択酸化して素子分離領域２２を形成した後
、基板２１の全面にＣＶＤ法により第１の８１０２膜２
３を堆積し、熱処理によシ焼固した。つづいて、キヤ／
ｆシタ形成予定部に対応する前記Ｓ ｔＯ２膜２３を写
真蝕刻（ＰＥＰ）法によシ選択的に除去した後、このＳ
ｉＯ２膜２３全２３クとして反応性イオンエツチング（
ＲＩＥ）によシ露出する基板２１を所定の深さまでエツ
チング除去し、溝２４を開孔した（第５図（、）図示）
。次いで、とのＲＩＥによ）発生したダメージ層を弗酸
と硝酸等の希薄液でエツチング除去した後、前記５ｉｏ
２膜２３を除去した。しかる後、基板２ノを酸化性雰囲
気中で酸化し、溝２４を含む基板２１全面に例えば厚さ
約１０００１の第２の８１０２膜２５を形成した（第５
図（ｂ）図示）。更に、トランスファ・ｅ−）部形成予
定部に対応する第２の５１０２膜２５をｐｇｐ法によシ
選択的に除去した後、熱処理を施して厚さ約２００Ｘの
ｆ−）酸化膜２６を形成した。ひきつづき、全面に多結
晶シリコン層を堆積し、低抵抗のためリンを表面から拡
散した後、ＰＥＰ法によシ多結晶シリコンを選択的に除
去してトランスファ・ゲート部形成予定部に多結晶シリ
コンからなるダート電極２７を形成した。この後、ダー
ト電極２２をマスクとして基板２ノにｎ型不純物例えば
砒素をダート電極２７と自己整合的にイオン注入した（
第５図（ｃ）図示）。
８法によシ選択酸化して素子分離領域２２を形成した後
、基板２１の全面にＣＶＤ法により第１の８１０２膜２
３を堆積し、熱処理によシ焼固した。つづいて、キヤ／
ｆシタ形成予定部に対応する前記Ｓ ｔＯ２膜２３を写
真蝕刻（ＰＥＰ）法によシ選択的に除去した後、このＳ
ｉＯ２膜２３全２３クとして反応性イオンエツチング（
ＲＩＥ）によシ露出する基板２１を所定の深さまでエツ
チング除去し、溝２４を開孔した（第５図（、）図示）
。次いで、とのＲＩＥによ）発生したダメージ層を弗酸
と硝酸等の希薄液でエツチング除去した後、前記５ｉｏ
２膜２３を除去した。しかる後、基板２ノを酸化性雰囲
気中で酸化し、溝２４を含む基板２１全面に例えば厚さ
約１０００１の第２の８１０２膜２５を形成した（第５
図（ｂ）図示）。更に、トランスファ・ｅ−）部形成予
定部に対応する第２の５１０２膜２５をｐｇｐ法によシ
選択的に除去した後、熱処理を施して厚さ約２００Ｘの
ｆ−）酸化膜２６を形成した。ひきつづき、全面に多結
晶シリコン層を堆積し、低抵抗のためリンを表面から拡
散した後、ＰＥＰ法によシ多結晶シリコンを選択的に除
去してトランスファ・ゲート部形成予定部に多結晶シリ
コンからなるダート電極２７を形成した。この後、ダー
ト電極２２をマスクとして基板２ノにｎ型不純物例えば
砒素をダート電極２７と自己整合的にイオン注入した（
第５図（ｃ）図示）。
〔１１〕次に、酸化工程にょシグート電極２７表面と基
板２ノを軽く酸化した後、全面にＣＶＤ法によシ例えば
厚さ３０００Ｘの第３の５Ｉｏ２膜２８を堆積し、焼固
めた。この際、基板２ノにイオン注入された砒素イオン
は活性化して１型のソース、ドレイン領域２９．３０が
形成された。
板２ノを軽く酸化した後、全面にＣＶＤ法によシ例えば
厚さ３０００Ｘの第３の５Ｉｏ２膜２８を堆積し、焼固
めた。この際、基板２ノにイオン注入された砒素イオン
は活性化して１型のソース、ドレイン領域２９．３０が
形成された。
なお、溝２４内には第２、第３ ＋７） ５ｉｎ２膜２
５゜２８の夫々の膜厚の和にょシ第１の絶縁膜としての
約４０００Ｘの５ｉｎ２膜が形成されたことになる。つ
づいて、前記ソース領域３ｏの一部に対応する第３のＳ
ｉＯ２膜２８及びダート酸化膜２６を選択的にエツチ
ング除去し、コンタクトホール３ノを形成した（第５図
（ｄ）図示）。しかる後、全面に多結晶シリコン層を堆
積し、これをリン拡散によシ低抵抗化した後、ＰＥＰ法
にょシキャパシタ一部形成予定部のみに多結晶シリコン
層を残存させてキャパシタ電極（セルグレート）３２を
形成した。なお、このキヤ／ぐシタ電極３２ハ、前記ソ
ース領域２９とコンタクトポール３１を介して接続し、
トランスファ・ゲート部のソース電極端子の働きもする
（第５図（、）図示）。
５゜２８の夫々の膜厚の和にょシ第１の絶縁膜としての
約４０００Ｘの５ｉｎ２膜が形成されたことになる。つ
づいて、前記ソース領域３ｏの一部に対応する第３のＳ
ｉＯ２膜２８及びダート酸化膜２６を選択的にエツチ
ング除去し、コンタクトホール３ノを形成した（第５図
（ｄ）図示）。しかる後、全面に多結晶シリコン層を堆
積し、これをリン拡散によシ低抵抗化した後、ＰＥＰ法
にょシキャパシタ一部形成予定部のみに多結晶シリコン
層を残存させてキャパシタ電極（セルグレート）３２を
形成した。なお、このキヤ／ぐシタ電極３２ハ、前記ソ
ース領域２９とコンタクトポール３１を介して接続し、
トランスファ・ゲート部のソース電極端子の働きもする
（第５図（、）図示）。
更に、前記キャパシタ電極３２の表面を酸化して第２の
絶縁膜としての例えば厚さ３００Ｘのキャパシタ用絶縁
膜３３を形成した。なお、このキャノ４？シタ用絶縁膜
３３は、できるだけ薄膜化することが望ましい。ひきつ
づき、全面に多結晶シリコン層を堆積し、リン拡散を行
なった後、キャパシタ一部形成予定部のみに該多結晶シ
リコン層を残存させ、キャノ９シタの共通電極３４を形
成した。以後、図示しないが、基板全体に眉間絶縁膜を
形成し、コンタクトポールを開孔し、更に取出し配線を
形成してｄＲＡＭを製造した（第５図（ｆ）図示）。
絶縁膜としての例えば厚さ３００Ｘのキャパシタ用絶縁
膜３３を形成した。なお、このキャノ４？シタ用絶縁膜
３３は、できるだけ薄膜化することが望ましい。ひきつ
づき、全面に多結晶シリコン層を堆積し、リン拡散を行
なった後、キャパシタ一部形成予定部のみに該多結晶シ
リコン層を残存させ、キャノ９シタの共通電極３４を形
成した。以後、図示しないが、基板全体に眉間絶縁膜を
形成し、コンタクトポールを開孔し、更に取出し配線を
形成してｄＲＡＭを製造した（第５図（ｆ）図示）。
本発明に係るｄ ＲＡＭ ｑ 、第図（ｆ）に示す如く
、基板２１の溝２４の内壁にＳ ｉＯ２膜２５．２８を
介してキャパシタ電極３２、キヤ・９シタ用絶縁膜３３
及び共通電極３４を順次設けてキャパシタを構成すると
ともに、前記キャパシタ電極３２をＭＯ８型トランジス
タのソース領域３ｏと電気的に接続してソース電極端子
もがねた構造となっている。
、基板２１の溝２４の内壁にＳ ｉＯ２膜２５．２８を
介してキャパシタ電極３２、キヤ・９シタ用絶縁膜３３
及び共通電極３４を順次設けてキャパシタを構成すると
ともに、前記キャパシタ電極３２をＭＯ８型トランジス
タのソース領域３ｏと電気的に接続してソース電極端子
もがねた構造となっている。
しかして、本発明によれば、以下に示す効果を有する。
（１）スタックド・キヤ／ｆシタ構造のｄＲＡＭでは、
キャパシタ面積が平面構造であるため十分セル面積を広
げることができないのに対し、本発明の場合、溝２４を
深くすることによってそれだけキャパシタ面積を広くと
ることができ、大きな容量を得ることができる。なお、
このことは、キヤ・ぞシタ用絶縁膜３３の膜厚を極めて
薄くすることなく実現し得る。
キャパシタ面積が平面構造であるため十分セル面積を広
げることができないのに対し、本発明の場合、溝２４を
深くすることによってそれだけキャパシタ面積を広くと
ることができ、大きな容量を得ることができる。なお、
このことは、キヤ・ぞシタ用絶縁膜３３の膜厚を極めて
薄くすることなく実現し得る。
（２）キャパシタ電極３２、キャパシタ用絶縁膜３３及
び共通電極３４によシキャパシタを構成するため、基板
をキャパシタの一方の電極としたトレンチ・キヤ／ｆシ
タ構造のｄＲＡＭのように溝内壁へ不純物を拡散する工
程もなく、再現性、制御性を向上できる。また、従来と
比ベソフトエラーを小さくすることができる。更に、キ
ャパシタが溝２４の内壁に膜厚の和が約４０００Ｘと厚
い第２、第３の８１０２膜２５．２８を介して設けられ
ているため、素子の微細化が進められて他のキャパシタ
が隣接する場合でも、前記５ｉ０２Ｊｉｉ２５ 、２８
の存在によシキャ／やシタ相互間の作用が押えられる。
び共通電極３４によシキャパシタを構成するため、基板
をキャパシタの一方の電極としたトレンチ・キヤ／ｆシ
タ構造のｄＲＡＭのように溝内壁へ不純物を拡散する工
程もなく、再現性、制御性を向上できる。また、従来と
比ベソフトエラーを小さくすることができる。更に、キ
ャパシタが溝２４の内壁に膜厚の和が約４０００Ｘと厚
い第２、第３の８１０２膜２５．２８を介して設けられ
ているため、素子の微細化が進められて他のキャパシタ
が隣接する場合でも、前記５ｉ０２Ｊｉｉ２５ 、２８
の存在によシキャ／やシタ相互間の作用が押えられる。
従って、キヤ・９シタ間隔を加工上可能な限り詰めるこ
とができ、微細化が可能となる。
とができ、微細化が可能となる。
なお、本発明に係るｄＲＡＭは第５図（ｆ）の構造のも
のに限らず、例えば第６図に示す構造のものでもよい。
のに限らず、例えば第６図に示す構造のものでもよい。
このｄＲＡＭｌ−ｊ、共通電極３４′をＭＯ８型トラン
ジスタのソース領域３０と接続し、この共通電極３４′
とキャパシタ用絶縁膜３３とキャパシタ電極３２とから
キャパシタを構成するものである。また、その他のｄＲ
ＡＭとして第７図に示−す如く、キャパシタ用絶縁膜と
して例えばＳＩ３Ｎ４やＴａ２０５等からなる高誘電体
膜３５と５ｉｎ２膜３６との複合膜を用いた構造のもの
でもよい。
ジスタのソース領域３０と接続し、この共通電極３４′
とキャパシタ用絶縁膜３３とキャパシタ電極３２とから
キャパシタを構成するものである。また、その他のｄＲ
ＡＭとして第７図に示−す如く、キャパシタ用絶縁膜と
して例えばＳＩ３Ｎ４やＴａ２０５等からなる高誘電体
膜３５と５ｉｎ２膜３６との複合膜を用いた構造のもの
でもよい。
以上詳述した如く本発明によれば、従来と比べ十分大き
なキク／４′フ２面積を得て大きな電荷量を得ることが
できるとともに、ソフトエラーの軽減、ストレスの減少
等の種々の効果を有するｄＲＡＭ等の半導体記憶装置を
提供できるものである。
なキク／４′フ２面積を得て大きな電荷量を得ることが
できるとともに、ソフトエラーの軽減、ストレスの減少
等の種々の効果を有するｄＲＡＭ等の半導体記憶装置を
提供できるものである。
第１図は従来のｄＲＡＭの断面図、第２図は第１図の等
価回路図、第３図は従来のトレンチ・キャパシタ構造の
ｄＲＡＭの断面図、第４図は従来のスタックド・キャパ
シタ構造のｄＲＡＭの断面図、第５図（ａ）〜（ｆ）は
本発明の一実施例に係るｄＲＡＭを製造工程順に示す断
面図、第６図及び第７図は夫々本発明の他の実施例に係
るｄＲＡＭの断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子分離領
域、２３．２５．２８．３６・・・ｓｔｏ□膜、２４・
・・溝、２６・・・ダート酸化膜、２７・・・ダート電
極、２９・・・１型のソース領域、３０・・・１型のド
レイン領域、３１・・・コンタクトホール、３２・・・
キヤ／Ｊ？シタ電極（セルプレート）、３３・・・キャ
パシタ用絶縁膜、３４．３４’・・・共通電極、３５・
・・高誘電体膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２目 第３′７Ｉ 第４図 第５図 第６．」
価回路図、第３図は従来のトレンチ・キャパシタ構造の
ｄＲＡＭの断面図、第４図は従来のスタックド・キャパ
シタ構造のｄＲＡＭの断面図、第５図（ａ）〜（ｆ）は
本発明の一実施例に係るｄＲＡＭを製造工程順に示す断
面図、第６図及び第７図は夫々本発明の他の実施例に係
るｄＲＡＭの断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子分離領
域、２３．２５．２８．３６・・・ｓｔｏ□膜、２４・
・・溝、２６・・・ダート酸化膜、２７・・・ダート電
極、２９・・・１型のソース領域、３０・・・１型のド
レイン領域、３１・・・コンタクトホール、３２・・・
キヤ／Ｊ？シタ電極（セルプレート）、３３・・・キャ
パシタ用絶縁膜、３４．３４’・・・共通電極、３５・
・・高誘電体膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２目 第３′７Ｉ 第４図 第５図 第６．」
Claims (2)
- （１）半導体基板表面に設けられたＭＯ８型トランジス
タと、このトランジスタに近接した基板表面に開孔され
た溝を利用して設けられたキャパシタとを具備し、前記
キャパシタが前記溝の内壁に第１の絶縁膜を介して順次
設けられた不純物を含む第１の多結晶シリコン層、第２
の絶縁膜、不純物を含む第２の多結晶シリコン層とから
構成され、かつキヤ・ぐシタの第１、第２の多結晶シリ
コン層のいずれか一方がＭＯＳ ）ランジスタの一部を
なすソース領域と電気的に接続することを特徴とする半
導体記憶装置。 - （２） キャパシタの第２の絶縁膜が、シリコン酸化膜
と高誘電体膜との複合膜からなることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079395A JPS60224260A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079395A JPS60224260A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224260A true JPS60224260A (ja) | 1985-11-08 |
Family
ID=13688665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079395A Pending JPS60224260A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224260A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0223616A2 (en) * | 1985-11-20 | 1987-05-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method |
| JPS63104371A (ja) * | 1986-10-22 | 1988-05-09 | Oki Electric Ind Co Ltd | 半導体メモリの製造方法 |
| JPH01218056A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 半導体メモリの製造方法 |
| US5047817A (en) * | 1988-06-10 | 1991-09-10 | Mitsubishi Denki Kabushiki Kasiha | Stacked capacitor for semiconductor memory device |
| US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| KR20010048437A (ko) * | 1999-11-26 | 2001-06-15 | 박종섭 | 실리콘 광소자 |
-
1984
- 1984-04-20 JP JP59079395A patent/JPS60224260A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0223616A2 (en) * | 1985-11-20 | 1987-05-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| JPS63104371A (ja) * | 1986-10-22 | 1988-05-09 | Oki Electric Ind Co Ltd | 半導体メモリの製造方法 |
| JPH01218056A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 半導体メモリの製造方法 |
| US5047817A (en) * | 1988-06-10 | 1991-09-10 | Mitsubishi Denki Kabushiki Kasiha | Stacked capacitor for semiconductor memory device |
| US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
| US5278437A (en) * | 1988-06-10 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type semiconductor memory device and manufacturing method thereof |
| KR20010048437A (ko) * | 1999-11-26 | 2001-06-15 | 박종섭 | 실리콘 광소자 |
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