JPH04137557A

JPH04137557A - メモリーセル

Info

Publication number: JPH04137557A
Application number: JP2256963A
Authority: JP
Inventors: Kenji Tsuchiya; 土屋　賢二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、セル面積を同じにした場合に、従来のセルよ
りも容量を大きくすることができるＤＲＡＭのメモリー
セルに関する。

（従来の技術）従来の代表的なメモリーセルとして平面型のメモリーセ
ルがある。平面型のメモリーセルにおいてはドレイン拡
散層とセル・プレート間の平面部しかキャパシタに使用
していない為、高密度化する為に、セル面積を縮小する
とキャパシタ面積も小さくなり、十分な容量を確保でき
ないという問題点があった。また、トレンチキャパシタ
においては３次元的にトレンチ側面をキャパシタに用い
ており、平面型よりも容量がとれるが、必ずしも十分で
はない。また、隣り合ったセルの情報が１と０の場合、
トレンチ間に電位差が生じる為、セルを縮小し、トレン
チ−トレンチ間の距離が短くなるとリーク電流が生じ易
いなどの問題点がある。

また、スタックドキャパシタにおいては高段差部が生じ
る為、加工が難しい、キャパシタ絶縁膜の信頼性が良く
ないなどの問題点があった。

（発明が解決しようとする課題）以上のように、従来の技術においては、高密度化する為
にセル面積をホさくすると、十分な容量が確保できない
。さらにトレンチキャパシタにおいてはトレンチ間のリ
ークが発生する、スタックドキャパシタにおいては加工
技術が難しい、キャパシタ絶縁膜の信頼性が良くないな
どの問題点があった。

本発明は、セル面積を小さくした場合でも、十分な容量
が確保でき、トレンチ間のリークもなくすことができる
ＤＲＡＭのメモリーセルを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明においては、ＳＯＩ　ＭＯＳＦＥＴのトレイン底
面の平面部と、トレンチ側壁の両方をキャパシタに用い
ている為、キャパシタ面積が大きくなり、十分な容量を
確保することができる為、高密度化が達成できる。

また、Ｎ型半導体基板をセル・プレートに用いており、
トレンチ−トレンチ間が常に同電位になっている為、高
集積化の妨げとなるトレンチ間リーク電流をなくすこと
ができる。

第２の本発明においてはＭＯＳＦＥＴのドレイン底面の
平面部と、トレンチ側壁の両方をキャパシタに用いてい
る為、キャパシタ面積が大きくなり、十分な容量を確保
することができる為、セル面積を小さくすることが可能
となり高密度化が達成できる。

第３の本発明においては、従来の柱状のトレンチに比べ
て、トレンチの底部を拡げたことにより。

キャパシタ面積を大きくすることができ、十分なキャパ
シタ容量を確保することができる。

第３図（ｈ）を参照すると、従来においては、セル面積
が小さくなった場合、距＠ａが短くなりトレンチＡ、Ｂ
間でのリーク電流が発生し易かった。

しかるに、例えばトレンチＢ、Ｃ間をみた場合、距離す
にはまだ余裕があった。従って本発明のようにトレンチ
の底部をＢ−Ｃ開方向に拡げ、距離すを距１１ａと同等
まですることができる。

（作用） εＳキャパシタ容量ＣはＣ＝　−（ｔ　：誘導率、Ｓ：電極
の面積、ｄ＝電極間距離）で表わされ、面積に比例する
為１本発明のように従来の平面型のキャパシタと同等の
面積であるドレイン底面と、トレンチ側面の両方をキャ
パシタとして用いれば、それだけ面積がかせげる為、容
量も十分に確保することができる。

また、半導体基板をセル・プレートに用いておリセル・
プレート内は常に同電位に保たれている。

従ってトレンチ−トレンチ間には電位差が生じない為、
トレンチ間のリークをなくすことができる。

（実施例）以下１本発明の実施例を図面を用いて説明する。

第１図（ａ）〜（ｉ）は、本発明による一実施例の製造
工程における断面図である。

まず、第１図（ａ）に示す如く、Ｎ型半導体基板１にト
レンチ２を形成し、次にリン又はヒ素を高濃度でイオン
注入し、Ｎ型半導体基板およびトレンチ内側壁表面に第
１図（ｂ）に示す様に高濃度のＮ型領域３を形成する。

トレンチ側壁は斜めにイオン注入又は、周知のように高
濃度のＡｓ５Ｇからヒ素を拡散させる方法が有効である
。次に、第１図（ｃ）の様に酸化膜４を形成する。この
酸化膜がゲート酸化膜およびキャパシタ絶縁膜となる。

次いで多結晶シリコン５を堆積し、リンを拡散させ高濃
度化した後にエッチバックを行い、第１図（ｄ）に示す
如く、トレンチ内にだけ多結晶シリコン５を残す。

次に全面にアモルファスシリコンを堆積した後、周知の
ようにこれを電子ビーム又はレーザービームによって融
解し第１図（ｅ）に示す如く単結晶シリコン６とする。

次いで第１図（ｆ）の如く、単結晶シリコン６上に素子
分離領域７を形成する。次いで通常のＭＯＳＦＥＴを形
成する如く、しきい値電圧を合わせ込む為のチャネルイ
オン注入を行った後、全面に多結晶シリコンを堆積し、
リンを拡散させた後、これを選択的にエツチングして第
１図（ｇ）の如＜ＳＯＩ　ＭＯＳＦＥＴのゲート電極（
ワード線）８を形成する。次に高濃度のリン又はヒ素を
イオン注入し、第１図（ｈ）の様にソース９およびドレ
イン１０を形成した後、周知の工程に従って層間絶縁膜
１１、ビット線１２、Ａｌのワード線１３などを形成し
第１図（ｉ）に示す如くメモリーセルを完成させる。

第２図（ａ）〜（ｋ）は本発明による一実施例の製造工
程における断面図である。

まず第２図（ａ）に示す如くＮ型半導体基板１にＰ型領
域２２を形成する。次に第２図（ｂ）の様にトレンチ２
３を形成した後、周知のフォトリソグラフィ法により選
択的にレジストを残してから、これをマスクにしてヒ素
または燐のイオン注入を行い。

第２図（ｃ）の如く、トレンチ内壁および後にＭＯＳＦ
ＥＴのドレインが形成される領域にＮ型の高濃度領域２
４を形成する。このとき、トレンチ底部のＮ型高濃度領
域はＮ型半導体基板と接触するようにする。また、トレ
ンチ側壁を高濃度にするには斜めイオン注入が有効であ
る。

次に、酸化を行い、第２図（ｄ）の如くキャパシタ絶縁
膜２５を形成する。ここでキャパシタ絶縁膜２５はＯＮ
ＯＮｏ構造ｏ構造にしてもよい。

次いで第２図（ｅ）の様に全面に多結晶シリコン２６を
堆積した後、燐を拡散させ、これをＮ型化した後、エッ
チバックをしてトレンチ内にＮ型の多結晶Ｓｉを埋め込
む。続いてキャパシタ絶縁膜をＮ型の高濃度領域２４に
接する部分だけに選択的にエツチングして残す。

次に第２図（ｈ）に示すように、全面にアモルファスシ
リコン２７を堆積した後、電子ビームアニールまたはレ
ーザービームアニールを行い、第２図（ｉ）に示す如く
、これを単結晶化する。

次いで通常のＭＯＳＦＥＴを形成する如く、しきい値を
合わせ込む為のチャネルイオン注入を行った後、ゲート
酸化膜２９を形成し、さらに全面に多結晶シリコンを堆
積し、リンを拡散させた後、これを選択的にエツチング
して第２図（ｊ）の如く、ゲート電極（ワード線）３０
を形成する。次に高ドーズ量で燐またはヒ素をトオン注
入し、第２図（ｊ）の如くソース１１とドレイン１２を
形成する。

続いて周知の工程に従って層間絶縁膜３３．ビット線３
４．ＡＩｌのワード線３５などを形成し、第２図（ｋ）
に示す如くメモリーセルを完成させる。

第３図（、）〜（ｈ）は、本発明による一実施例の製造
工程における断面図である。

まず、第３図（ａ）に示す如く、半導体基板４１上に１
通常の素子分離工程で用いられるＬＯＣＯ５法を用いて
選択的に厚い酸化シリコン膜４２を形成する。

この厚い酸化シリコン膜２を形成した領域は、後にトレ
ンチキャパシタの底部の拡がった領域に相当する。

次に第３図（ｂ）の如く全面にアモルファスシリコン４
３を堆積し、これを電子ビーム、あるいはレーザービー
ムで溶融しアモルファスシリコン４３を単結晶化させ、
次いで第３図（ｃ）に示す如く、素子分離領域４４を形
成する。

続いて半導体基板１表面を酸化して、犠牲酸化膜４５を
形成し、ヒ素を選択的にイオン注入してＮ−領域４６を
形成してからトレンチを形成するときのマスク材となる
窒化シリコン膜４７とＣＶＤ法により酸化シリコン膜４
８を順次堆積し、これら酸化シリコン膜４８と窒化シリ
コン膜４７と犠牲酸化膜４５を選択的にエツチングした
後これらをマスクとして半導体基板をエツチングしてト
レンチ４９を形成する。次に弗化アンモニウム溶液を用
いて第３図（ｄ）の様に厚い酸化シリコン膜４２をエツ
チングして除去する。

次に弗化アンモニウム溶液を用いて酸化シリコン膜４８
を除去した後トレンチのコーナーを丸める為の酸化を行
い、またそれをエツチングして除去した後、全面に減圧
ＣＶＤ法によりＡｓ５Ｇ５０を堆積させ、次いで約１ｏ
ｏｏ”ｃの窒化雰囲気中でトレンチ側壁にＡｓを拡散さ
せ、第３図（ｅ）の様にＮ−領域５１を形成する。

続いて弗化アンモニウム溶液を用いてＡｓ５Ｇ５０をは
くすし、ＣＤＥ法により窒化シリコン膜４７をエツチン
グ除去し、弗化アンモニウム溶液を用いて犠牲酸化膜４
５もはくすする。

次に酸化を行い、キャパシタ＃！Ｉｌ！に膜５２を形成
した後、減圧ＣＶＤ法により多結晶シリコンを全面に堆
積し、リンを拡散させた後、これを選択的にエツチング
し、セル・プレート５３を形成する。

続いて第３図（ｇ）に示す如く、通常のＤＲＡＭの製造
方法を用いてゲート酸化膜５４、多結晶シリコンのワー
ド線５５．Ｎ＋領域５６を順次形成する。

さらに周知の工程に従って層間＃！縁膜５７、ビット１
Ａ５Ｂ、Ａｌｌのワード線５９などを形成し、第３図（
ｈ）に示す如く、メモリーセルを形成させる。

従って、従来のトレンチキャパシタの底部を拡げること
によってキャパシタ面積が大きくなる為、十分なキャパ
シタ容量が確保でき、情報の信頼性を高めることが出来
、ＤＲＡＭの高集積化を実現することが可能となる。

〔発明の効果〕

以上述べてきたように１本発明においては、十分なキャ
パシタ容量が確保でき、またトレンチ−トレンチ間のリ
ークもなくすことができる為、セルの面積を縮小でき、
ＤＲＡＭの高集積化を実現することが可能となる。

【図面の簡単な説明】

第１図、第２図、第３図は本発明の実施例を示す断面図
である。１・・・Ｎ型半導体基板　　２・・・トレンチ３・・・
高濃度のＮ型領域　４・・・酸化膜５１９．多結晶シリ
コン　　６・・・単結晶シリコン７・・・素子分離領域８・・・ゲート電極（ワード線）９０．、ソース　　　　　　１０・・・ドレイン１１・
・層間絶縁膜　　　　１２・・・ビット線１３・・・Ａ
Ｑのワード線　　　２１・・・Ｎ型半導体基板２２・・
・Ｐ型領域　　　　　２３・・トレンチ２４・・Ｎ型の
高濃度領域　２５・・・キャパシタ絶縁膜２６・・・多
結晶シリコン２７・・・アモルファスシリコン２８・・・素子分離領域　　　２９・・・ゲート酸化膜
３０・・・ゲート電極（ワード線）３１・・・ソース　　　　　　３２・・・ドレイン３３
・・・層間絶縁膜　　　　３４・・・ビット線３５・・
・Ａｆｔのワード＃Ｉ４１・・・半導体基板４２・・・
厚い酸化シリコン膜４３・・・アモルファスシリコン４４・・・素子分離領域　　　４５・・・犠牲酸化膜４
６・・・Ｎ−領域　　　　　　４７・・・窒化シリコン
膜４８・・・酸化シリコン膜　　４９・・・トレンチ５
０・・・Ａｓ５Ｇ　　　　　　　　５１・・・〜領域５
２・・・キャパシタ絶縁膜　５３・・・セル・プレート
５４・・・ゲート酸化膜５５・・・多結晶シリコンのワード線５６・・・Ｎ十領域　　　　　　５７・・・層間絶縁膜
５８・・・ビット線　　　　　５９・・・Ａ４のワード
線６０・・・トレンチパターン６１・・・トレンチ底部のパターン代理人　弁理士　則　近　憲　佑第図

Claims

【特許請求の範囲】

（１）ＤＲＡＭのメモリーセルにおいて、Ｎ型半導体基
板にトレンチが形成され、該半導体基板上に絶縁膜を介
してＮチャネル型のＳＯＩ　ＭＯＳＦＥＴが形成されて
おり、該ＳＯＩ　ＭＯＳＦＥＴのドレイン底面とトレン
チ側壁がキャパシタ構造となっており、半導体基板がセ
ル・プレートになっていることを特徴とするメモリーセ
ル。
（２）ＤＲＡＭのメモリーセルにおいて、Ｎ型半導体基
板上にＰ型領域が形成され、セルトランジスタのドレイ
ン底部にはトレンチを有し、ドレイン下およびトレンチ
外壁にはキャパシタ絶縁膜を挟んでＮ型の高濃度領域が
存在し、トレンチ外壁の該Ｎ型の高濃度領域は前記Ｎ型
半導体基板に接触しており、該Ｎ型半導体基板がセル・
プレートとなっていることを特徴とするメモリーセル。
（３）トレンチ型のＤＲＡＭのメモリーセルにおいてト
レンチの底部が相隣りあう総てのトレンチ間とのリーク
電流が十分抑えられる範囲まで拡がっていることを特徴
とするメモリーセル。