JPH04137557A - メモリーセル - Google Patents
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- JPH04137557A JPH04137557A JP2256963A JP25696390A JPH04137557A JP H04137557 A JPH04137557 A JP H04137557A JP 2256963 A JP2256963 A JP 2256963A JP 25696390 A JP25696390 A JP 25696390A JP H04137557 A JPH04137557 A JP H04137557A
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- semiconductor substrate
- memory cell
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- capacitor
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、セル面積を同じにした場合に、従来のセルよ
りも容量を大きくすることができるDRAMのメモリー
セルに関する。
りも容量を大きくすることができるDRAMのメモリー
セルに関する。
(従来の技術)
従来の代表的なメモリーセルとして平面型のメモリーセ
ルがある。平面型のメモリーセルにおいてはドレイン拡
散層とセル・プレート間の平面部しかキャパシタに使用
していない為、高密度化する為に、セル面積を縮小する
とキャパシタ面積も小さくなり、十分な容量を確保でき
ないという問題点があった。また、トレンチキャパシタ
においては3次元的にトレンチ側面をキャパシタに用い
ており、平面型よりも容量がとれるが、必ずしも十分で
はない。また、隣り合ったセルの情報が1と0の場合、
トレンチ間に電位差が生じる為、セルを縮小し、トレン
チ−トレンチ間の距離が短くなるとリーク電流が生じ易
いなどの問題点がある。
ルがある。平面型のメモリーセルにおいてはドレイン拡
散層とセル・プレート間の平面部しかキャパシタに使用
していない為、高密度化する為に、セル面積を縮小する
とキャパシタ面積も小さくなり、十分な容量を確保でき
ないという問題点があった。また、トレンチキャパシタ
においては3次元的にトレンチ側面をキャパシタに用い
ており、平面型よりも容量がとれるが、必ずしも十分で
はない。また、隣り合ったセルの情報が1と0の場合、
トレンチ間に電位差が生じる為、セルを縮小し、トレン
チ−トレンチ間の距離が短くなるとリーク電流が生じ易
いなどの問題点がある。
また、スタックドキャパシタにおいては高段差部が生じ
る為、加工が難しい、キャパシタ絶縁膜の信頼性が良く
ないなどの問題点があった。
る為、加工が難しい、キャパシタ絶縁膜の信頼性が良く
ないなどの問題点があった。
(発明が解決しようとする課題)
以上のように、従来の技術においては、高密度化する為
にセル面積をホさくすると、十分な容量が確保できない
。さらにトレンチキャパシタにおいてはトレンチ間のリ
ークが発生する、スタックドキャパシタにおいては加工
技術が難しい、キャパシタ絶縁膜の信頼性が良くないな
どの問題点があった。
にセル面積をホさくすると、十分な容量が確保できない
。さらにトレンチキャパシタにおいてはトレンチ間のリ
ークが発生する、スタックドキャパシタにおいては加工
技術が難しい、キャパシタ絶縁膜の信頼性が良くないな
どの問題点があった。
本発明は、セル面積を小さくした場合でも、十分な容量
が確保でき、トレンチ間のリークもなくすことができる
DRAMのメモリーセルを提供することを目的とする。
が確保でき、トレンチ間のリークもなくすことができる
DRAMのメモリーセルを提供することを目的とする。
(課題を解決するための手段)
本発明においては、SOI MOSFETのトレイン底
面の平面部と、トレンチ側壁の両方をキャパシタに用い
ている為、キャパシタ面積が大きくなり、十分な容量を
確保することができる為、高密度化が達成できる。
面の平面部と、トレンチ側壁の両方をキャパシタに用い
ている為、キャパシタ面積が大きくなり、十分な容量を
確保することができる為、高密度化が達成できる。
また、N型半導体基板をセル・プレートに用いており、
トレンチ−トレンチ間が常に同電位になっている為、高
集積化の妨げとなるトレンチ間リーク電流をなくすこと
ができる。
トレンチ−トレンチ間が常に同電位になっている為、高
集積化の妨げとなるトレンチ間リーク電流をなくすこと
ができる。
第2の本発明においてはMOSFETのドレイン底面の
平面部と、トレンチ側壁の両方をキャパシタに用いてい
る為、キャパシタ面積が大きくなり、十分な容量を確保
することができる為、セル面積を小さくすることが可能
となり高密度化が達成できる。
平面部と、トレンチ側壁の両方をキャパシタに用いてい
る為、キャパシタ面積が大きくなり、十分な容量を確保
することができる為、セル面積を小さくすることが可能
となり高密度化が達成できる。
第3の本発明においては、従来の柱状のトレンチに比べ
て、トレンチの底部を拡げたことにより。
て、トレンチの底部を拡げたことにより。
キャパシタ面積を大きくすることができ、十分なキャパ
シタ容量を確保することができる。
シタ容量を確保することができる。
第3図(h)を参照すると、従来においては、セル面積
が小さくなった場合、距@aが短くなりトレンチA、B
間でのリーク電流が発生し易かった。
が小さくなった場合、距@aが短くなりトレンチA、B
間でのリーク電流が発生し易かった。
しかるに、例えばトレンチB、C間をみた場合、距離す
にはまだ余裕があった。従って本発明のようにトレンチ
の底部をB−C開方向に拡げ、距離すを距11aと同等
まですることができる。
にはまだ余裕があった。従って本発明のようにトレンチ
の底部をB−C開方向に拡げ、距離すを距11aと同等
まですることができる。
(作用)
εS
キャパシタ容量CはC= −(t :誘導率、S:電極
の面積、d=電極間距離)で表わされ、面積に比例する
為1本発明のように従来の平面型のキャパシタと同等の
面積であるドレイン底面と、トレンチ側面の両方をキャ
パシタとして用いれば、それだけ面積がかせげる為、容
量も十分に確保することができる。
の面積、d=電極間距離)で表わされ、面積に比例する
為1本発明のように従来の平面型のキャパシタと同等の
面積であるドレイン底面と、トレンチ側面の両方をキャ
パシタとして用いれば、それだけ面積がかせげる為、容
量も十分に確保することができる。
また、半導体基板をセル・プレートに用いておリセル・
プレート内は常に同電位に保たれている。
プレート内は常に同電位に保たれている。
従ってトレンチ−トレンチ間には電位差が生じない為、
トレンチ間のリークをなくすことができる。
トレンチ間のリークをなくすことができる。
(実施例)
以下1本発明の実施例を図面を用いて説明する。
第1図(a)〜(i)は、本発明による一実施例の製造
工程における断面図である。
工程における断面図である。
まず、第1図(a)に示す如く、N型半導体基板1にト
レンチ2を形成し、次にリン又はヒ素を高濃度でイオン
注入し、N型半導体基板およびトレンチ内側壁表面に第
1図(b)に示す様に高濃度のN型領域3を形成する。
レンチ2を形成し、次にリン又はヒ素を高濃度でイオン
注入し、N型半導体基板およびトレンチ内側壁表面に第
1図(b)に示す様に高濃度のN型領域3を形成する。
トレンチ側壁は斜めにイオン注入又は、周知のように高
濃度のAs5Gからヒ素を拡散させる方法が有効である
。次に、第1図(c)の様に酸化膜4を形成する。この
酸化膜がゲート酸化膜およびキャパシタ絶縁膜となる。
濃度のAs5Gからヒ素を拡散させる方法が有効である
。次に、第1図(c)の様に酸化膜4を形成する。この
酸化膜がゲート酸化膜およびキャパシタ絶縁膜となる。
次いで多結晶シリコン5を堆積し、リンを拡散させ高濃
度化した後にエッチバックを行い、第1図(d)に示す
如く、トレンチ内にだけ多結晶シリコン5を残す。
度化した後にエッチバックを行い、第1図(d)に示す
如く、トレンチ内にだけ多結晶シリコン5を残す。
次に全面にアモルファスシリコンを堆積した後、周知の
ようにこれを電子ビーム又はレーザービームによって融
解し第1図(e)に示す如く単結晶シリコン6とする。
ようにこれを電子ビーム又はレーザービームによって融
解し第1図(e)に示す如く単結晶シリコン6とする。
次いで第1図(f)の如く、単結晶シリコン6上に素子
分離領域7を形成する。次いで通常のMOSFETを形
成する如く、しきい値電圧を合わせ込む為のチャネルイ
オン注入を行った後、全面に多結晶シリコンを堆積し、
リンを拡散させた後、これを選択的にエツチングして第
1図(g)の如<SOI MOSFETのゲート電極(
ワード線)8を形成する。次に高濃度のリン又はヒ素を
イオン注入し、第1図(h)の様にソース9およびドレ
イン10を形成した後、周知の工程に従って層間絶縁膜
11、ビット線12、Alのワード線13などを形成し
第1図(i)に示す如くメモリーセルを完成させる。
分離領域7を形成する。次いで通常のMOSFETを形
成する如く、しきい値電圧を合わせ込む為のチャネルイ
オン注入を行った後、全面に多結晶シリコンを堆積し、
リンを拡散させた後、これを選択的にエツチングして第
1図(g)の如<SOI MOSFETのゲート電極(
ワード線)8を形成する。次に高濃度のリン又はヒ素を
イオン注入し、第1図(h)の様にソース9およびドレ
イン10を形成した後、周知の工程に従って層間絶縁膜
11、ビット線12、Alのワード線13などを形成し
第1図(i)に示す如くメモリーセルを完成させる。
第2図(a)〜(k)は本発明による一実施例の製造工
程における断面図である。
程における断面図である。
まず第2図(a)に示す如くN型半導体基板1にP型領
域22を形成する。次に第2図(b)の様にトレンチ2
3を形成した後、周知のフォトリソグラフィ法により選
択的にレジストを残してから、これをマスクにしてヒ素
または燐のイオン注入を行い。
域22を形成する。次に第2図(b)の様にトレンチ2
3を形成した後、周知のフォトリソグラフィ法により選
択的にレジストを残してから、これをマスクにしてヒ素
または燐のイオン注入を行い。
第2図(c)の如く、トレンチ内壁および後にMOSF
ETのドレインが形成される領域にN型の高濃度領域2
4を形成する。このとき、トレンチ底部のN型高濃度領
域はN型半導体基板と接触するようにする。また、トレ
ンチ側壁を高濃度にするには斜めイオン注入が有効であ
る。
ETのドレインが形成される領域にN型の高濃度領域2
4を形成する。このとき、トレンチ底部のN型高濃度領
域はN型半導体基板と接触するようにする。また、トレ
ンチ側壁を高濃度にするには斜めイオン注入が有効であ
る。
次に、酸化を行い、第2図(d)の如くキャパシタ絶縁
膜25を形成する。ここでキャパシタ絶縁膜25はON
ONo構造o構造にしてもよい。
膜25を形成する。ここでキャパシタ絶縁膜25はON
ONo構造o構造にしてもよい。
次いで第2図(e)の様に全面に多結晶シリコン26を
堆積した後、燐を拡散させ、これをN型化した後、エッ
チバックをしてトレンチ内にN型の多結晶Siを埋め込
む。続いてキャパシタ絶縁膜をN型の高濃度領域24に
接する部分だけに選択的にエツチングして残す。
堆積した後、燐を拡散させ、これをN型化した後、エッ
チバックをしてトレンチ内にN型の多結晶Siを埋め込
む。続いてキャパシタ絶縁膜をN型の高濃度領域24に
接する部分だけに選択的にエツチングして残す。
次に第2図(h)に示すように、全面にアモルファスシ
リコン27を堆積した後、電子ビームアニールまたはレ
ーザービームアニールを行い、第2図(i)に示す如く
、これを単結晶化する。
リコン27を堆積した後、電子ビームアニールまたはレ
ーザービームアニールを行い、第2図(i)に示す如く
、これを単結晶化する。
次いで通常のMOSFETを形成する如く、しきい値を
合わせ込む為のチャネルイオン注入を行った後、ゲート
酸化膜29を形成し、さらに全面に多結晶シリコンを堆
積し、リンを拡散させた後、これを選択的にエツチング
して第2図(j)の如く、ゲート電極(ワード線)30
を形成する。次に高ドーズ量で燐またはヒ素をトオン注
入し、第2図(j)の如くソース11とドレイン12を
形成する。
合わせ込む為のチャネルイオン注入を行った後、ゲート
酸化膜29を形成し、さらに全面に多結晶シリコンを堆
積し、リンを拡散させた後、これを選択的にエツチング
して第2図(j)の如く、ゲート電極(ワード線)30
を形成する。次に高ドーズ量で燐またはヒ素をトオン注
入し、第2図(j)の如くソース11とドレイン12を
形成する。
続いて周知の工程に従って層間絶縁膜33.ビット線3
4.AIlのワード線35などを形成し、第2図(k)
に示す如くメモリーセルを完成させる。
4.AIlのワード線35などを形成し、第2図(k)
に示す如くメモリーセルを完成させる。
第3図(、)〜(h)は、本発明による一実施例の製造
工程における断面図である。
工程における断面図である。
まず、第3図(a)に示す如く、半導体基板41上に1
通常の素子分離工程で用いられるLOCO5法を用いて
選択的に厚い酸化シリコン膜42を形成する。
通常の素子分離工程で用いられるLOCO5法を用いて
選択的に厚い酸化シリコン膜42を形成する。
この厚い酸化シリコン膜2を形成した領域は、後にトレ
ンチキャパシタの底部の拡がった領域に相当する。
ンチキャパシタの底部の拡がった領域に相当する。
次に第3図(b)の如く全面にアモルファスシリコン4
3を堆積し、これを電子ビーム、あるいはレーザービー
ムで溶融しアモルファスシリコン43を単結晶化させ、
次いで第3図(c)に示す如く、素子分離領域44を形
成する。
3を堆積し、これを電子ビーム、あるいはレーザービー
ムで溶融しアモルファスシリコン43を単結晶化させ、
次いで第3図(c)に示す如く、素子分離領域44を形
成する。
続いて半導体基板1表面を酸化して、犠牲酸化膜45を
形成し、ヒ素を選択的にイオン注入してN−領域46を
形成してからトレンチを形成するときのマスク材となる
窒化シリコン膜47とCVD法により酸化シリコン膜4
8を順次堆積し、これら酸化シリコン膜48と窒化シリ
コン膜47と犠牲酸化膜45を選択的にエツチングした
後これらをマスクとして半導体基板をエツチングしてト
レンチ49を形成する。次に弗化アンモニウム溶液を用
いて第3図(d)の様に厚い酸化シリコン膜42をエツ
チングして除去する。
形成し、ヒ素を選択的にイオン注入してN−領域46を
形成してからトレンチを形成するときのマスク材となる
窒化シリコン膜47とCVD法により酸化シリコン膜4
8を順次堆積し、これら酸化シリコン膜48と窒化シリ
コン膜47と犠牲酸化膜45を選択的にエツチングした
後これらをマスクとして半導体基板をエツチングしてト
レンチ49を形成する。次に弗化アンモニウム溶液を用
いて第3図(d)の様に厚い酸化シリコン膜42をエツ
チングして除去する。
次に弗化アンモニウム溶液を用いて酸化シリコン膜48
を除去した後トレンチのコーナーを丸める為の酸化を行
い、またそれをエツチングして除去した後、全面に減圧
CVD法によりAs5G50を堆積させ、次いで約1o
oo”cの窒化雰囲気中でトレンチ側壁にAsを拡散さ
せ、第3図(e)の様にN−領域51を形成する。
を除去した後トレンチのコーナーを丸める為の酸化を行
い、またそれをエツチングして除去した後、全面に減圧
CVD法によりAs5G50を堆積させ、次いで約1o
oo”cの窒化雰囲気中でトレンチ側壁にAsを拡散さ
せ、第3図(e)の様にN−領域51を形成する。
続いて弗化アンモニウム溶液を用いてAs5G50をは
くすし、CDE法により窒化シリコン膜47をエツチン
グ除去し、弗化アンモニウム溶液を用いて犠牲酸化膜4
5もはくすする。
くすし、CDE法により窒化シリコン膜47をエツチン
グ除去し、弗化アンモニウム溶液を用いて犠牲酸化膜4
5もはくすする。
次に酸化を行い、キャパシタ#!Il!に膜52を形成
した後、減圧CVD法により多結晶シリコンを全面に堆
積し、リンを拡散させた後、これを選択的にエツチング
し、セル・プレート53を形成する。
した後、減圧CVD法により多結晶シリコンを全面に堆
積し、リンを拡散させた後、これを選択的にエツチング
し、セル・プレート53を形成する。
続いて第3図(g)に示す如く、通常のDRAMの製造
方法を用いてゲート酸化膜54、多結晶シリコンのワー
ド線55.N+領域56を順次形成する。
方法を用いてゲート酸化膜54、多結晶シリコンのワー
ド線55.N+領域56を順次形成する。
さらに周知の工程に従って層間#!縁膜57、ビット1
A5B、Allのワード線59などを形成し、第3図(
h)に示す如く、メモリーセルを形成させる。
A5B、Allのワード線59などを形成し、第3図(
h)に示す如く、メモリーセルを形成させる。
従って、従来のトレンチキャパシタの底部を拡げること
によってキャパシタ面積が大きくなる為、十分なキャパ
シタ容量が確保でき、情報の信頼性を高めることが出来
、DRAMの高集積化を実現することが可能となる。
によってキャパシタ面積が大きくなる為、十分なキャパ
シタ容量が確保でき、情報の信頼性を高めることが出来
、DRAMの高集積化を実現することが可能となる。
以上述べてきたように1本発明においては、十分なキャ
パシタ容量が確保でき、またトレンチ−トレンチ間のリ
ークもなくすことができる為、セルの面積を縮小でき、
DRAMの高集積化を実現することが可能となる。
パシタ容量が確保でき、またトレンチ−トレンチ間のリ
ークもなくすことができる為、セルの面積を縮小でき、
DRAMの高集積化を実現することが可能となる。
第1図、第2図、第3図は本発明の実施例を示す断面図
である。 1・・・N型半導体基板 2・・・トレンチ3・・・
高濃度のN型領域 4・・・酸化膜519.多結晶シリ
コン 6・・・単結晶シリコン7・・・素子分離領域 8・・・ゲート電極(ワード線) 90.、ソース 10・・・ドレイン11・
・層間絶縁膜 12・・・ビット線13・・・A
Qのワード線 21・・・N型半導体基板22・・
・P型領域 23・・トレンチ24・・N型の
高濃度領域 25・・・キャパシタ絶縁膜26・・・多
結晶シリコン 27・・・アモルファスシリコン 28・・・素子分離領域 29・・・ゲート酸化膜
30・・・ゲート電極(ワード線) 31・・・ソース 32・・・ドレイン33
・・・層間絶縁膜 34・・・ビット線35・・
・Aftのワード#I41・・・半導体基板42・・・
厚い酸化シリコン膜 43・・・アモルファスシリコン 44・・・素子分離領域 45・・・犠牲酸化膜4
6・・・N−領域 47・・・窒化シリコン
膜48・・・酸化シリコン膜 49・・・トレンチ5
0・・・As5G 51・・・〜領域5
2・・・キャパシタ絶縁膜 53・・・セル・プレート
54・・・ゲート酸化膜 55・・・多結晶シリコンのワード線 56・・・N十領域 57・・・層間絶縁膜
58・・・ビット線 59・・・A4のワード
線60・・・トレンチパターン 61・・・トレンチ底部のパターン 代理人 弁理士 則 近 憲 佑 第 図
である。 1・・・N型半導体基板 2・・・トレンチ3・・・
高濃度のN型領域 4・・・酸化膜519.多結晶シリ
コン 6・・・単結晶シリコン7・・・素子分離領域 8・・・ゲート電極(ワード線) 90.、ソース 10・・・ドレイン11・
・層間絶縁膜 12・・・ビット線13・・・A
Qのワード線 21・・・N型半導体基板22・・
・P型領域 23・・トレンチ24・・N型の
高濃度領域 25・・・キャパシタ絶縁膜26・・・多
結晶シリコン 27・・・アモルファスシリコン 28・・・素子分離領域 29・・・ゲート酸化膜
30・・・ゲート電極(ワード線) 31・・・ソース 32・・・ドレイン33
・・・層間絶縁膜 34・・・ビット線35・・
・Aftのワード#I41・・・半導体基板42・・・
厚い酸化シリコン膜 43・・・アモルファスシリコン 44・・・素子分離領域 45・・・犠牲酸化膜4
6・・・N−領域 47・・・窒化シリコン
膜48・・・酸化シリコン膜 49・・・トレンチ5
0・・・As5G 51・・・〜領域5
2・・・キャパシタ絶縁膜 53・・・セル・プレート
54・・・ゲート酸化膜 55・・・多結晶シリコンのワード線 56・・・N十領域 57・・・層間絶縁膜
58・・・ビット線 59・・・A4のワード
線60・・・トレンチパターン 61・・・トレンチ底部のパターン 代理人 弁理士 則 近 憲 佑 第 図
Claims (3)
- (1)DRAMのメモリーセルにおいて、N型半導体基
板にトレンチが形成され、該半導体基板上に絶縁膜を介
してNチャネル型のSOI MOSFETが形成されて
おり、該SOI MOSFETのドレイン底面とトレン
チ側壁がキャパシタ構造となっており、半導体基板がセ
ル・プレートになっていることを特徴とするメモリーセ
ル。 - (2)DRAMのメモリーセルにおいて、N型半導体基
板上にP型領域が形成され、セルトランジスタのドレイ
ン底部にはトレンチを有し、ドレイン下およびトレンチ
外壁にはキャパシタ絶縁膜を挟んでN型の高濃度領域が
存在し、トレンチ外壁の該N型の高濃度領域は前記N型
半導体基板に接触しており、該N型半導体基板がセル・
プレートとなっていることを特徴とするメモリーセル。 - (3)トレンチ型のDRAMのメモリーセルにおいてト
レンチの底部が相隣りあう総てのトレンチ間とのリーク
電流が十分抑えられる範囲まで拡がっていることを特徴
とするメモリーセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2256963A JPH04137557A (ja) | 1990-09-28 | 1990-09-28 | メモリーセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2256963A JPH04137557A (ja) | 1990-09-28 | 1990-09-28 | メモリーセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04137557A true JPH04137557A (ja) | 1992-05-12 |
Family
ID=17299805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2256963A Pending JPH04137557A (ja) | 1990-09-28 | 1990-09-28 | メモリーセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04137557A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
JPH07321223A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
KR100232393B1 (ko) * | 1992-12-01 | 1999-12-01 | 사와무라 시코 | 반도체 기억장치 및 그의 제조방법 |
-
1990
- 1990-09-28 JP JP2256963A patent/JPH04137557A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100232393B1 (ko) * | 1992-12-01 | 1999-12-01 | 사와무라 시코 | 반도체 기억장치 및 그의 제조방법 |
US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
JPH07321223A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
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