JPS6273763A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS6273763A JPS6273763A JP60215325A JP21532585A JPS6273763A JP S6273763 A JPS6273763 A JP S6273763A JP 60215325 A JP60215325 A JP 60215325A JP 21532585 A JP21532585 A JP 21532585A JP S6273763 A JPS6273763 A JP S6273763A
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- JP
- Japan
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- film
- groove
- layer
- forming
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特に大容量
ダイナミック型ランダム・アクセス・メモリーを実現す
るに好適な半導体記憶装置の製造方法に関する。
ダイナミック型ランダム・アクセス・メモリーを実現す
るに好適な半導体記憶装置の製造方法に関する。
記憶単位(セル)が1個のMOS)ランジスタと1個の
コンデンサから構成されるダイナミック型ランダム・ア
クセス・メモリーく以下D−RAMと略記す)は、高密
度大容量半導体メモリーの主流になっている。1チップ
当りIMビット以上の記憶容量をもつD RAMを実
現するためには、セル面積に占めるコンデンサ領域を表
面から見ていかに小さくするかが鍵である。コンデンサ
の表面から見た面積を減少させるために、シリコン配板
に溝を掘り、この溝の表面を利用してコンデンサを実現
する方法が1982年のインターナショナル・エレクト
ロン・デバイセス・ミーティング(Internati
onal Electron Devices
Meeting) のテクニカル・ダイジェス?−(
Tecknical Digest)の806頁から8
08頁に提案されている。この論文では電荷が基板側に
蓄えられるようf、、’な、)“ζ′いるが、最近では
溝に埋め込まれた容量電極1!jliに電荷を蓄えるこ
とが提唱されている。これは電荷のリークを押えること
と、α線等が照射された場合の電荷の消滅を押えること
を目的としている。
コンデンサから構成されるダイナミック型ランダム・ア
クセス・メモリーく以下D−RAMと略記す)は、高密
度大容量半導体メモリーの主流になっている。1チップ
当りIMビット以上の記憶容量をもつD RAMを実
現するためには、セル面積に占めるコンデンサ領域を表
面から見ていかに小さくするかが鍵である。コンデンサ
の表面から見た面積を減少させるために、シリコン配板
に溝を掘り、この溝の表面を利用してコンデンサを実現
する方法が1982年のインターナショナル・エレクト
ロン・デバイセス・ミーティング(Internati
onal Electron Devices
Meeting) のテクニカル・ダイジェス?−(
Tecknical Digest)の806頁から8
08頁に提案されている。この論文では電荷が基板側に
蓄えられるようf、、’な、)“ζ′いるが、最近では
溝に埋め込まれた容量電極1!jliに電荷を蓄えるこ
とが提唱されている。これは電荷のリークを押えること
と、α線等が照射された場合の電荷の消滅を押えること
を目的としている。
溝に埋め込まれた容量電極側に電荷を蓄える方式におい
ては、溝に埋め込まれた容量電極とM OSトランジス
タのソース拡散層あるいはドレイン拡散層を電気的に接
続する必要がある。この方法としては、溝に埋め込まれ
た容量電極に熱拡散により不純物をドープする際に同時
に基板にも不純物をドープするのが通常である。
ては、溝に埋め込まれた容量電極とM OSトランジス
タのソース拡散層あるいはドレイン拡散層を電気的に接
続する必要がある。この方法としては、溝に埋め込まれ
た容量電極に熱拡散により不純物をドープする際に同時
に基板にも不純物をドープするのが通常である。
上述した従来の方法では、溝に埋め込まれた容量電極に
熱拡散により不純物をドープする際に同時に基板にも不
純物をドープするので、基板にドープする不純物の濃度
およびドープする領域を制御するのが容易ではないとい
う欠点がある。また、容量電極にドープする不純物の濃
度と基板にドープする不純物の濃度およびドープする領
域とを独立に制御できないという欠点がある。
熱拡散により不純物をドープする際に同時に基板にも不
純物をドープするので、基板にドープする不純物の濃度
およびドープする領域を制御するのが容易ではないとい
う欠点がある。また、容量電極にドープする不純物の濃
度と基板にドープする不純物の濃度およびドープする領
域とを独立に制御できないという欠点がある。
本発明はMOSトランジスタの拡散層と溝容量の電極と
の接続を溝側壁で行なうセル構造の製造方法において、
上述した従来方法の欠点を除去し、溝側壁の拡散層の濃
度及び領域を溝容量の電極にドープする不純物の濃度と
は独立に制御することができ、従って、MOSトランジ
スタの拡散層と溝容量の電極との溝側壁での接続を容易
にし、セル面席が小さく、セル間の分離が容易で、α線
等によるソフトエラーに強い半導体記憶装置の製造方法
を提供することを目的とする。
の接続を溝側壁で行なうセル構造の製造方法において、
上述した従来方法の欠点を除去し、溝側壁の拡散層の濃
度及び領域を溝容量の電極にドープする不純物の濃度と
は独立に制御することができ、従って、MOSトランジ
スタの拡散層と溝容量の電極との溝側壁での接続を容易
にし、セル面席が小さく、セル間の分離が容易で、α線
等によるソフトエラーに強い半導体記憶装置の製造方法
を提供することを目的とする。
本発明の半導体記憶装置の製造方法は、第1導電型半導
体基板の表面に該半導体基板に対し耐エツチング性を有
する第1被膜を形成する工程と、該第1被膜に開口部を
形成する工程と、該第1被膜をマスクとして前記開口部
をとおしてイオン注入し熱処理を行い開口部より広い領
域に拡散された第2導電型拡散層を形成する工程と、前
記第1被膜をマスクとして前記半導体基板に溝を形成す
る工程と、前記溝の内壁および底面に容量絶縁膜を形成
する工程と、前基溝を第1の第2導電型半導体層で埋め
る工程と、註第1の第2導電型半導体層および前記容量
絶縁膜の一部をエツチング1〜穴を形成する工程と、該
穴を第2の第2導電型半導体層で埋め込む工程と、前記
第1及び第2の第2導電型半導体層の表面に絶縁膜を形
成する工程と、前記半導体基板の表面に第2導電型チャ
ネルを有するM OS )−ランジスタを形成する工程
とを含み前記MOSトランジスタのソース拡散層あるい
はドレイン拡散層のいずれか一方を前記第2導電型半導
体層と前記第14導電型半導体塾板内部において電気的
に接続せしめることにより構成される。
体基板の表面に該半導体基板に対し耐エツチング性を有
する第1被膜を形成する工程と、該第1被膜に開口部を
形成する工程と、該第1被膜をマスクとして前記開口部
をとおしてイオン注入し熱処理を行い開口部より広い領
域に拡散された第2導電型拡散層を形成する工程と、前
記第1被膜をマスクとして前記半導体基板に溝を形成す
る工程と、前記溝の内壁および底面に容量絶縁膜を形成
する工程と、前基溝を第1の第2導電型半導体層で埋め
る工程と、註第1の第2導電型半導体層および前記容量
絶縁膜の一部をエツチング1〜穴を形成する工程と、該
穴を第2の第2導電型半導体層で埋め込む工程と、前記
第1及び第2の第2導電型半導体層の表面に絶縁膜を形
成する工程と、前記半導体基板の表面に第2導電型チャ
ネルを有するM OS )−ランジスタを形成する工程
とを含み前記MOSトランジスタのソース拡散層あるい
はドレイン拡散層のいずれか一方を前記第2導電型半導
体層と前記第14導電型半導体塾板内部において電気的
に接続せしめることにより構成される。
なお、本発明において、第1の第2導電型半専体層およ
び容量絶縁膜の一部をエツチングし穴を形成する工程と
しては、前記第1の第2導電型半導#C層に対し耐エツ
チング性を有する第2被膜を形成する工程と、溝開口部
の周囲の一部が露出するように前記第2被膜に窓を形成
する工程と、第■及び前記第2被膜をマスクにして前記
第1の第2導電型半導体層および前記容量絶縁膜の一部
をエツチングする工程とを含んで構成することにより好
ましい穴を形成することができる6〔実施例〕 次に、本発明について図面を参照して説明する。
び容量絶縁膜の一部をエツチングし穴を形成する工程と
しては、前記第1の第2導電型半導#C層に対し耐エツ
チング性を有する第2被膜を形成する工程と、溝開口部
の周囲の一部が露出するように前記第2被膜に窓を形成
する工程と、第■及び前記第2被膜をマスクにして前記
第1の第2導電型半導体層および前記容量絶縁膜の一部
をエツチングする工程とを含んで構成することにより好
ましい穴を形成することができる6〔実施例〕 次に、本発明について図面を参照して説明する。
第1図(a)〜(k>は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
まず、第1図(a>に示すように、IXl、O′9C1
1程度のホウ素濃度を持つ))型シリコン基板1上にI
X 1016cm−’程度のホウ素濃度のP型エピタ
キシャル層2を形成する。このP型エピタキシャル層の
形成された基板上に8102膜3と513N4膜・1を
重ねて形成する。次いで、フォトレジスト膜を塗布、パ
ターニングした後、フォトレジスト膜をマスクとしてS
+J+膜4およびS、02膜33エツチングし、開口部
5を形成する。次いで、フ第1・レジスト膜を除去した
後s+3N4膜4およびS、0□膜3をマスクとして開
口部5を通してP型エピタキシャル層2にヒ素(As)
イオンを10″〜1016cm−’程度注入する。なお
、この場合S、0□膜3およびS+3N4膜4は半導体
基板に対し耐エツチング性を有する膜で第1被膜とする
。
1程度のホウ素濃度を持つ))型シリコン基板1上にI
X 1016cm−’程度のホウ素濃度のP型エピタ
キシャル層2を形成する。このP型エピタキシャル層の
形成された基板上に8102膜3と513N4膜・1を
重ねて形成する。次いで、フォトレジスト膜を塗布、パ
ターニングした後、フォトレジスト膜をマスクとしてS
+J+膜4およびS、02膜33エツチングし、開口部
5を形成する。次いで、フ第1・レジスト膜を除去した
後s+3N4膜4およびS、0□膜3をマスクとして開
口部5を通してP型エピタキシャル層2にヒ素(As)
イオンを10″〜1016cm−’程度注入する。なお
、この場合S、0□膜3およびS+3N4膜4は半導体
基板に対し耐エツチング性を有する膜で第1被膜とする
。
次に、第1図(b)に示すように、熱処理を行い口拡散
層6を活性化すると同時にn+拡散層6を開口部5より
広い領域に拡散させる。
層6を活性化すると同時にn+拡散層6を開口部5より
広い領域に拡散させる。
次に、第1図(c)に示すように、513N4膜4およ
びS、02膜3をマスクとしてp型エピタキシャルN2
およびp型シリコン基板1をエツチングして溝7を形成
する。この場合、先の熱処理によりt拡散N6が開口部
5より広い領域に拡散されているので溝7の側壁に自己
整合的にn+拡散層6を形成することができる。
びS、02膜3をマスクとしてp型エピタキシャルN2
およびp型シリコン基板1をエツチングして溝7を形成
する。この場合、先の熱処理によりt拡散N6が開口部
5より広い領域に拡散されているので溝7の側壁に自己
整合的にn+拡散層6を形成することができる。
次に、第1図(d)に示すように、溝内壁に容量絶縁1
1%8を形成する。この膜厚はS、O□換算で100〜
20OA程度あることが望ましい。5102単体で耐圧
が得られない場りには5IO2膜と513N4膜の2層
膜にすればよい。
1%8を形成する。この膜厚はS、O□換算で100〜
20OA程度あることが望ましい。5102単体で耐圧
が得られない場りには5IO2膜と513N4膜の2層
膜にすればよい。
次に、第1図(e)に示すように、多結晶シリコンを気
相成長し、不要部分をエツチングすることにより、溝4
に多結晶シリコン9を埋め込む。
相成長し、不要部分をエツチングすることにより、溝4
に多結晶シリコン9を埋め込む。
多結晶シリコンはリン(p)等がドープされ十分n型に
なっている必要がある。
なっている必要がある。
次に、第1図(f>に示すように、レジスト膜10を塗
布し、バターニングして窓11を開孔する。
布し、バターニングして窓11を開孔する。
次に、第1図<g)に示すように、しシスト膜10およ
びS+3N4膜4をマスクにして多結晶シリコン9の一
部をエッチングする。続いて、容量絶縁1摸の一部をエ
ツチングして穴12を開ける。
びS+3N4膜4をマスクにして多結晶シリコン9の一
部をエッチングする。続いて、容量絶縁1摸の一部をエ
ツチングして穴12を開ける。
次に、第2図(h)に示すように、穴12を十分n型に
ドープされた多結晶シリコン13で埋める、 次に、第2図(i)に示すように、513N4膜4をマ
スクにして多結晶シリコン9および13を選択的に酸化
し、3000〜6000 A程度(7)S、02膜14
を形成する。
ドープされた多結晶シリコン13で埋める、 次に、第2図(i)に示すように、513N4膜4をマ
スクにして多結晶シリコン9および13を選択的に酸化
し、3000〜6000 A程度(7)S、02膜14
を形成する。
次に、第1図(j)に示すように、512N4膜4およ
びSlO□膜3をエツチング除去した後、150〜20
OA程度のゲート酸化膜15を形成するつ続いて、多結
晶シリコンあるいはシリサイドあるいは多結晶シリコン
とシリサイドの二層膜あるいは高融点金属によりゲート
電極16を形成する。
びSlO□膜3をエツチング除去した後、150〜20
OA程度のゲート酸化膜15を形成するつ続いて、多結
晶シリコンあるいはシリサイドあるいは多結晶シリコン
とシリサイドの二層膜あるいは高融点金属によりゲート
電極16を形成する。
このゲート電極16はメモリーアレイにおいてワード線
としてR能する。このゲート電極16をマスクにして例
えばヒ素(As/)をイオン注入してn+型ソース・ド
レイン拡散層17を形成する。
としてR能する。このゲート電極16をマスクにして例
えばヒ素(As/)をイオン注入してn+型ソース・ド
レイン拡散層17を形成する。
このn拡散層17は、すでに形成されている2拡散層6
と接続されなければならない。これによって、蓄積され
るべき電荷は、トランジスターを通して溝容量の内部電
極りに導入される。
と接続されなければならない。これによって、蓄積され
るべき電荷は、トランジスターを通して溝容量の内部電
極りに導入される。
次に、第1図(k )に示すように、層間膜18を形成
した後、口÷拡散jW17にコンタクI・孔19を開孔
し、アルミニウム配線20によってビ・ソド線を形成す
る。
した後、口÷拡散jW17にコンタクI・孔19を開孔
し、アルミニウム配線20によってビ・ソド線を形成す
る。
以上により本実施例は完成する。
本実施例におい−(は、開口部5にヒ素(A5)イオン
を注入し、熱処理を行い開口部より広い拡散層を形成し
、次いでシリコン基板をエツチングすることにより、満
7の側壁に自己整合的に1拡散層6を構成することは重
要工程である。この方法により第1図(k)における溝
(lI壁の01拡散層の濃度および領域を容易に制御す
ることができる。
を注入し、熱処理を行い開口部より広い拡散層を形成し
、次いでシリコン基板をエツチングすることにより、満
7の側壁に自己整合的に1拡散層6を構成することは重
要工程である。この方法により第1図(k)における溝
(lI壁の01拡散層の濃度および領域を容易に制御す
ることができる。
本実施例においては、製造工程の説明をセルの主要部分
についてだけ行なったため、セル間の素子分離工程を省
略しである。実際のメモリーではセル間の素子分離は本
質的に重要である。しかし、本発明のメモリーセルでは
深い素子分離は必要ではなくて通常の浅い(0,3〜0
.5μm程度)分離で良く、例えば第1図(a>の前に
素子分離を形成すればよい。
についてだけ行なったため、セル間の素子分離工程を省
略しである。実際のメモリーではセル間の素子分離は本
質的に重要である。しかし、本発明のメモリーセルでは
深い素子分離は必要ではなくて通常の浅い(0,3〜0
.5μm程度)分離で良く、例えば第1図(a>の前に
素子分離を形成すればよい。
以上説明したように本発明は、MOS)−ランジスタの
拡散層と溝容量の電極との接続を溝側壁で行なうセル構
造の製造方法において、溝を形成する前に714を形成
するマスクをそのままマスクとしてイオンを注入しさら
に熱処理を行なうことにより、114側壁の拡散層と濃
度および領域を溝容量の電極にドープする不純物の濃度
とは独立に制御することができる効果がある。したがっ
てMOSトランジス1〜の拡散層と溝容量の電極との講
11!す壁での接続を容易に行なうことがでさる。本発
明の製造方法により、セル面積が小さく、セル間の分離
が容易で、α線等によるソフI・エラーに強いI)−R
AMが実現できる。
拡散層と溝容量の電極との接続を溝側壁で行なうセル構
造の製造方法において、溝を形成する前に714を形成
するマスクをそのままマスクとしてイオンを注入しさら
に熱処理を行なうことにより、114側壁の拡散層と濃
度および領域を溝容量の電極にドープする不純物の濃度
とは独立に制御することができる効果がある。したがっ
てMOSトランジス1〜の拡散層と溝容量の電極との講
11!す壁での接続を容易に行なうことがでさる。本発
明の製造方法により、セル面積が小さく、セル間の分離
が容易で、α線等によるソフI・エラーに強いI)−R
AMが実現できる。
第1図(a)ヘー(k)は本発明の詳細な説明するため
に工程順に示1−た断面図である。 p型シリコン基板、2・・・p型エピタキシャル層、3
・・・S、O□膜、4・・・Si、N4@、5・・・開
口部、6・・・口“拡散層、7・・・渦、8・・・容置
絶縁膜、9・・・多結晶シリコン、10・・・レジスl
−111・・・窓、12・・・穴、13・・・多結晶シ
リコン、14・・・5I02膜、15・・・ゲート酸化
j摸、1b・・・ゲート電極(ワード線)、17・・・
n拡散層、18・・・層間膜、19・・・コンタクト孔
、20・・・アルミニウム配線(ビット線)。
に工程順に示1−た断面図である。 p型シリコン基板、2・・・p型エピタキシャル層、3
・・・S、O□膜、4・・・Si、N4@、5・・・開
口部、6・・・口“拡散層、7・・・渦、8・・・容置
絶縁膜、9・・・多結晶シリコン、10・・・レジスl
−111・・・窓、12・・・穴、13・・・多結晶シ
リコン、14・・・5I02膜、15・・・ゲート酸化
j摸、1b・・・ゲート電極(ワード線)、17・・・
n拡散層、18・・・層間膜、19・・・コンタクト孔
、20・・・アルミニウム配線(ビット線)。
Claims (2)
- (1)第1導電型半導体基板の表面に該半導体基板に対
し耐エッチング性を有する第1被膜を形成する工程と、
該第1被膜に開口部を形成する工程と、該第1被膜をマ
スクとして前記開口部をとおしてイオン注入し熱処理を
行い開口部より広い領域に拡散された第2導電型拡散層
を形成する工程と、前記第1被膜をマスクとして前記半
導体基板に溝を形勢する工程と、前記溝の内壁および底
面に容量絶縁膜を形成する工程と、前記溝を第1の第2
導電型半導体層で埋める工程と、該第1の第2導電型半
導体層および前記容量絶縁膜の一部をエッチングし穴を
形成する工程と、該穴を第2の第2導電型半導体層で埋
め込む工程と、前記第1及び第2の第2導電型半導体層
の表面に絶縁膜を形成する工程と、前記半導体基板の表
面に第2導電型チャネルを有するMOSトランジスタを
形成する工程とを含み前記MOSトランジスタのソース
拡散層あるいはドレイン拡散層のいずれか一方を前記第
2導電型半導体層と前記第1導電型半導体基板内部にお
いて電気的に接続せしめたことを特徴とする半導体記憶
装置の製造方法。 - (2)該第1の第2導電型半導体層および前記容量絶縁
膜の一部をエッチングし穴を形成する工程が、前記第1
の第2導電型半導体層に対し耐エッチング性を有する第
2被膜を形成する工程と、溝開口部の周囲の一部が露出
するように前記第2被膜に窓を形成する工程と、第1及
び前記第2被膜をマスクにして前記第1の第2導電型半
導体層および前記容量絶縁膜の一部をエッチングする工
程とを含んで構成される特許請求の範囲第(1)項記載
の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60215325A JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60215325A JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273763A true JPS6273763A (ja) | 1987-04-04 |
Family
ID=16670429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60215325A Pending JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273763A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Dramセルの製造方法 |
-
1985
- 1985-09-27 JP JP60215325A patent/JPS6273763A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Dramセルの製造方法 |
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