JPS6273763A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS6273763A JPS6273763A JP60215325A JP21532585A JPS6273763A JP S6273763 A JPS6273763 A JP S6273763A JP 60215325 A JP60215325 A JP 60215325A JP 21532585 A JP21532585 A JP 21532585A JP S6273763 A JPS6273763 A JP S6273763A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- layer
- forming
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特に大容量
ダイナミック型ランダム・アクセス・メモリーを実現す
るに好適な半導体記憶装置の製造方法に関する。
ダイナミック型ランダム・アクセス・メモリーを実現す
るに好適な半導体記憶装置の製造方法に関する。
記憶単位（セル）が１個のＭＯＳ）ランジスタと１個の
コンデンサから構成されるダイナミック型ランダム・ア
クセス・メモリーく以下Ｄ−ＲＡＭと略記す）は、高密
度大容量半導体メモリーの主流になっている。１チップ
当りＩＭビット以上の記憶容量をもつＤ ＲＡＭを実
現するためには、セル面積に占めるコンデンサ領域を表
面から見ていかに小さくするかが鍵である。コンデンサ
の表面から見た面積を減少させるために、シリコン配板
に溝を掘り、この溝の表面を利用してコンデンサを実現
する方法が１９８２年のインターナショナル・エレクト
ロン・デバイセス・ミーティング（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ） のテクニカル・ダイジェス？−（
Ｔｅｃｋｎｉｃａｌ Ｄｉｇｅｓｔ）の８０６頁から８
０８頁に提案されている。この論文では電荷が基板側に
蓄えられるようｆ、、’な、）“ζ′いるが、最近では
溝に埋め込まれた容量電極１！ｊｌｉに電荷を蓄えるこ
とが提唱されている。これは電荷のリークを押えること
と、α線等が照射された場合の電荷の消滅を押えること
を目的としている。
コンデンサから構成されるダイナミック型ランダム・ア
クセス・メモリーく以下Ｄ−ＲＡＭと略記す）は、高密
度大容量半導体メモリーの主流になっている。１チップ
当りＩＭビット以上の記憶容量をもつＤ ＲＡＭを実
現するためには、セル面積に占めるコンデンサ領域を表
面から見ていかに小さくするかが鍵である。コンデンサ
の表面から見た面積を減少させるために、シリコン配板
に溝を掘り、この溝の表面を利用してコンデンサを実現
する方法が１９８２年のインターナショナル・エレクト
ロン・デバイセス・ミーティング（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ） のテクニカル・ダイジェス？−（
Ｔｅｃｋｎｉｃａｌ Ｄｉｇｅｓｔ）の８０６頁から８
０８頁に提案されている。この論文では電荷が基板側に
蓄えられるようｆ、、’な、）“ζ′いるが、最近では
溝に埋め込まれた容量電極１！ｊｌｉに電荷を蓄えるこ
とが提唱されている。これは電荷のリークを押えること
と、α線等が照射された場合の電荷の消滅を押えること
を目的としている。
溝に埋め込まれた容量電極側に電荷を蓄える方式におい
ては、溝に埋め込まれた容量電極とＭ ＯＳトランジス
タのソース拡散層あるいはドレイン拡散層を電気的に接
続する必要がある。この方法としては、溝に埋め込まれ
た容量電極に熱拡散により不純物をドープする際に同時
に基板にも不純物をドープするのが通常である。
ては、溝に埋め込まれた容量電極とＭ ＯＳトランジス
タのソース拡散層あるいはドレイン拡散層を電気的に接
続する必要がある。この方法としては、溝に埋め込まれ
た容量電極に熱拡散により不純物をドープする際に同時
に基板にも不純物をドープするのが通常である。
上述した従来の方法では、溝に埋め込まれた容量電極に
熱拡散により不純物をドープする際に同時に基板にも不
純物をドープするので、基板にドープする不純物の濃度
およびドープする領域を制御するのが容易ではないとい
う欠点がある。また、容量電極にドープする不純物の濃
度と基板にドープする不純物の濃度およびドープする領
域とを独立に制御できないという欠点がある。
熱拡散により不純物をドープする際に同時に基板にも不
純物をドープするので、基板にドープする不純物の濃度
およびドープする領域を制御するのが容易ではないとい
う欠点がある。また、容量電極にドープする不純物の濃
度と基板にドープする不純物の濃度およびドープする領
域とを独立に制御できないという欠点がある。
本発明はＭＯＳトランジスタの拡散層と溝容量の電極と
の接続を溝側壁で行なうセル構造の製造方法において、
上述した従来方法の欠点を除去し、溝側壁の拡散層の濃
度及び領域を溝容量の電極にドープする不純物の濃度と
は独立に制御することができ、従って、ＭＯＳトランジ
スタの拡散層と溝容量の電極との溝側壁での接続を容易
にし、セル面席が小さく、セル間の分離が容易で、α線
等によるソフトエラーに強い半導体記憶装置の製造方法
を提供することを目的とする。
の接続を溝側壁で行なうセル構造の製造方法において、
上述した従来方法の欠点を除去し、溝側壁の拡散層の濃
度及び領域を溝容量の電極にドープする不純物の濃度と
は独立に制御することができ、従って、ＭＯＳトランジ
スタの拡散層と溝容量の電極との溝側壁での接続を容易
にし、セル面席が小さく、セル間の分離が容易で、α線
等によるソフトエラーに強い半導体記憶装置の製造方法
を提供することを目的とする。
本発明の半導体記憶装置の製造方法は、第１導電型半導
体基板の表面に該半導体基板に対し耐エツチング性を有
する第１被膜を形成する工程と、該第１被膜に開口部を
形成する工程と、該第１被膜をマスクとして前記開口部
をとおしてイオン注入し熱処理を行い開口部より広い領
域に拡散された第２導電型拡散層を形成する工程と、前
記第１被膜をマスクとして前記半導体基板に溝を形成す
る工程と、前記溝の内壁および底面に容量絶縁膜を形成
する工程と、前基溝を第１の第２導電型半導体層で埋め
る工程と、註第１の第２導電型半導体層および前記容量
絶縁膜の一部をエツチング１〜穴を形成する工程と、該
穴を第２の第２導電型半導体層で埋め込む工程と、前記
第１及び第２の第２導電型半導体層の表面に絶縁膜を形
成する工程と、前記半導体基板の表面に第２導電型チャ
ネルを有するＭ ＯＳ ）−ランジスタを形成する工程
とを含み前記ＭＯＳトランジスタのソース拡散層あるい
はドレイン拡散層のいずれか一方を前記第２導電型半導
体層と前記第１４導電型半導体塾板内部において電気的
に接続せしめることにより構成される。
体基板の表面に該半導体基板に対し耐エツチング性を有
する第１被膜を形成する工程と、該第１被膜に開口部を
形成する工程と、該第１被膜をマスクとして前記開口部
をとおしてイオン注入し熱処理を行い開口部より広い領
域に拡散された第２導電型拡散層を形成する工程と、前
記第１被膜をマスクとして前記半導体基板に溝を形成す
る工程と、前記溝の内壁および底面に容量絶縁膜を形成
する工程と、前基溝を第１の第２導電型半導体層で埋め
る工程と、註第１の第２導電型半導体層および前記容量
絶縁膜の一部をエツチング１〜穴を形成する工程と、該
穴を第２の第２導電型半導体層で埋め込む工程と、前記
第１及び第２の第２導電型半導体層の表面に絶縁膜を形
成する工程と、前記半導体基板の表面に第２導電型チャ
ネルを有するＭ ＯＳ ）−ランジスタを形成する工程
とを含み前記ＭＯＳトランジスタのソース拡散層あるい
はドレイン拡散層のいずれか一方を前記第２導電型半導
体層と前記第１４導電型半導体塾板内部において電気的
に接続せしめることにより構成される。
なお、本発明において、第１の第２導電型半専体層およ
び容量絶縁膜の一部をエツチングし穴を形成する工程と
しては、前記第１の第２導電型半導＃Ｃ層に対し耐エツ
チング性を有する第２被膜を形成する工程と、溝開口部
の周囲の一部が露出するように前記第２被膜に窓を形成
する工程と、第■及び前記第２被膜をマスクにして前記
第１の第２導電型半導体層および前記容量絶縁膜の一部
をエツチングする工程とを含んで構成することにより好
ましい穴を形成することができる６〔実施例〕 次に、本発明について図面を参照して説明する。
び容量絶縁膜の一部をエツチングし穴を形成する工程と
しては、前記第１の第２導電型半導＃Ｃ層に対し耐エツ
チング性を有する第２被膜を形成する工程と、溝開口部
の周囲の一部が露出するように前記第２被膜に窓を形成
する工程と、第■及び前記第２被膜をマスクにして前記
第１の第２導電型半導体層および前記容量絶縁膜の一部
をエツチングする工程とを含んで構成することにより好
ましい穴を形成することができる６〔実施例〕 次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｋ＞は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
まず、第１図（ａ＞に示すように、ＩＸｌ、Ｏ′９Ｃ１
１程度のホウ素濃度を持つ））型シリコン基板１上にＩ
Ｘ １０１６ｃｍ−’程度のホウ素濃度のＰ型エピタ
キシャル層２を形成する。このＰ型エピタキシャル層の
形成された基板上に８１０２膜３と５１３Ｎ４膜・１を
重ねて形成する。次いで、フォトレジスト膜を塗布、パ
ターニングした後、フォトレジスト膜をマスクとしてＳ
＋Ｊ＋膜４およびＳ、０２膜３３エツチングし、開口部
５を形成する。次いで、フ第１・レジスト膜を除去した
後ｓ＋３Ｎ４膜４およびＳ、０□膜３をマスクとして開
口部５を通してＰ型エピタキシャル層２にヒ素（Ａｓ）
イオンを１０″〜１０１６ｃｍ−’程度注入する。なお
、この場合Ｓ、０□膜３およびＳ＋３Ｎ４膜４は半導体
基板に対し耐エツチング性を有する膜で第１被膜とする
。
１程度のホウ素濃度を持つ））型シリコン基板１上にＩ
Ｘ １０１６ｃｍ−’程度のホウ素濃度のＰ型エピタ
キシャル層２を形成する。このＰ型エピタキシャル層の
形成された基板上に８１０２膜３と５１３Ｎ４膜・１を
重ねて形成する。次いで、フォトレジスト膜を塗布、パ
ターニングした後、フォトレジスト膜をマスクとしてＳ
＋Ｊ＋膜４およびＳ、０２膜３３エツチングし、開口部
５を形成する。次いで、フ第１・レジスト膜を除去した
後ｓ＋３Ｎ４膜４およびＳ、０□膜３をマスクとして開
口部５を通してＰ型エピタキシャル層２にヒ素（Ａｓ）
イオンを１０″〜１０１６ｃｍ−’程度注入する。なお
、この場合Ｓ、０□膜３およびＳ＋３Ｎ４膜４は半導体
基板に対し耐エツチング性を有する膜で第１被膜とする
。
次に、第１図（ｂ）に示すように、熱処理を行い口拡散
層６を活性化すると同時にｎ＋拡散層６を開口部５より
広い領域に拡散させる。
層６を活性化すると同時にｎ＋拡散層６を開口部５より
広い領域に拡散させる。
次に、第１図（ｃ）に示すように、５１３Ｎ４膜４およ
びＳ、０２膜３をマスクとしてｐ型エピタキシャルＮ２
およびｐ型シリコン基板１をエツチングして溝７を形成
する。この場合、先の熱処理によりｔ拡散Ｎ６が開口部
５より広い領域に拡散されているので溝７の側壁に自己
整合的にｎ＋拡散層６を形成することができる。
びＳ、０２膜３をマスクとしてｐ型エピタキシャルＮ２
およびｐ型シリコン基板１をエツチングして溝７を形成
する。この場合、先の熱処理によりｔ拡散Ｎ６が開口部
５より広い領域に拡散されているので溝７の側壁に自己
整合的にｎ＋拡散層６を形成することができる。
次に、第１図（ｄ）に示すように、溝内壁に容量絶縁１
１％８を形成する。この膜厚はＳ、Ｏ□換算で１００〜
２０ＯＡ程度あることが望ましい。５１０２単体で耐圧
が得られない場りには５ＩＯ２膜と５１３Ｎ４膜の２層
膜にすればよい。
１％８を形成する。この膜厚はＳ、Ｏ□換算で１００〜
２０ＯＡ程度あることが望ましい。５１０２単体で耐圧
が得られない場りには５ＩＯ２膜と５１３Ｎ４膜の２層
膜にすればよい。
次に、第１図（ｅ）に示すように、多結晶シリコンを気
相成長し、不要部分をエツチングすることにより、溝４
に多結晶シリコン９を埋め込む。
相成長し、不要部分をエツチングすることにより、溝４
に多結晶シリコン９を埋め込む。
多結晶シリコンはリン（ｐ）等がドープされ十分ｎ型に
なっている必要がある。
なっている必要がある。
次に、第１図（ｆ＞に示すように、レジスト膜１０を塗
布し、バターニングして窓１１を開孔する。
布し、バターニングして窓１１を開孔する。
次に、第１図＜ｇ）に示すように、しシスト膜１０およ
びＳ＋３Ｎ４膜４をマスクにして多結晶シリコン９の一
部をエッチングする。続いて、容量絶縁１摸の一部をエ
ツチングして穴１２を開ける。
びＳ＋３Ｎ４膜４をマスクにして多結晶シリコン９の一
部をエッチングする。続いて、容量絶縁１摸の一部をエ
ツチングして穴１２を開ける。
次に、第２図（ｈ）に示すように、穴１２を十分ｎ型に
ドープされた多結晶シリコン１３で埋める、 次に、第２図（ｉ）に示すように、５１３Ｎ４膜４をマ
スクにして多結晶シリコン９および１３を選択的に酸化
し、３０００〜６０００ Ａ程度（７）Ｓ、０２膜１４
を形成する。
ドープされた多結晶シリコン１３で埋める、 次に、第２図（ｉ）に示すように、５１３Ｎ４膜４をマ
スクにして多結晶シリコン９および１３を選択的に酸化
し、３０００〜６０００ Ａ程度（７）Ｓ、０２膜１４
を形成する。
次に、第１図（ｊ）に示すように、５１２Ｎ４膜４およ
びＳｌＯ□膜３をエツチング除去した後、１５０〜２０
ＯＡ程度のゲート酸化膜１５を形成するつ続いて、多結
晶シリコンあるいはシリサイドあるいは多結晶シリコン
とシリサイドの二層膜あるいは高融点金属によりゲート
電極１６を形成する。
びＳｌＯ□膜３をエツチング除去した後、１５０〜２０
ＯＡ程度のゲート酸化膜１５を形成するつ続いて、多結
晶シリコンあるいはシリサイドあるいは多結晶シリコン
とシリサイドの二層膜あるいは高融点金属によりゲート
電極１６を形成する。
このゲート電極１６はメモリーアレイにおいてワード線
としてＲ能する。このゲート電極１６をマスクにして例
えばヒ素（Ａｓ／）をイオン注入してｎ＋型ソース・ド
レイン拡散層１７を形成する。
としてＲ能する。このゲート電極１６をマスクにして例
えばヒ素（Ａｓ／）をイオン注入してｎ＋型ソース・ド
レイン拡散層１７を形成する。
このｎ拡散層１７は、すでに形成されている２拡散層６
と接続されなければならない。これによって、蓄積され
るべき電荷は、トランジスターを通して溝容量の内部電
極りに導入される。
と接続されなければならない。これによって、蓄積され
るべき電荷は、トランジスターを通して溝容量の内部電
極りに導入される。
次に、第１図（ｋ ）に示すように、層間膜１８を形成
した後、口÷拡散ｊＷ１７にコンタクＩ・孔１９を開孔
し、アルミニウム配線２０によってビ・ソド線を形成す
る。
した後、口÷拡散ｊＷ１７にコンタクＩ・孔１９を開孔
し、アルミニウム配線２０によってビ・ソド線を形成す
る。
以上により本実施例は完成する。
本実施例におい−（は、開口部５にヒ素（Ａ５）イオン
を注入し、熱処理を行い開口部より広い拡散層を形成し
、次いでシリコン基板をエツチングすることにより、満
７の側壁に自己整合的に１拡散層６を構成することは重
要工程である。この方法により第１図（ｋ）における溝
（ｌＩ壁の０１拡散層の濃度および領域を容易に制御す
ることができる。
を注入し、熱処理を行い開口部より広い拡散層を形成し
、次いでシリコン基板をエツチングすることにより、満
７の側壁に自己整合的に１拡散層６を構成することは重
要工程である。この方法により第１図（ｋ）における溝
（ｌＩ壁の０１拡散層の濃度および領域を容易に制御す
ることができる。
本実施例においては、製造工程の説明をセルの主要部分
についてだけ行なったため、セル間の素子分離工程を省
略しである。実際のメモリーではセル間の素子分離は本
質的に重要である。しかし、本発明のメモリーセルでは
深い素子分離は必要ではなくて通常の浅い（０，３〜０
．５μｍ程度）分離で良く、例えば第１図（ａ＞の前に
素子分離を形成すればよい。
についてだけ行なったため、セル間の素子分離工程を省
略しである。実際のメモリーではセル間の素子分離は本
質的に重要である。しかし、本発明のメモリーセルでは
深い素子分離は必要ではなくて通常の浅い（０，３〜０
．５μｍ程度）分離で良く、例えば第１図（ａ＞の前に
素子分離を形成すればよい。
以上説明したように本発明は、ＭＯＳ）−ランジスタの
拡散層と溝容量の電極との接続を溝側壁で行なうセル構
造の製造方法において、溝を形成する前に７１４を形成
するマスクをそのままマスクとしてイオンを注入しさら
に熱処理を行なうことにより、１１４側壁の拡散層と濃
度および領域を溝容量の電極にドープする不純物の濃度
とは独立に制御することができる効果がある。したがっ
てＭＯＳトランジス１〜の拡散層と溝容量の電極との講
１１！す壁での接続を容易に行なうことがでさる。本発
明の製造方法により、セル面積が小さく、セル間の分離
が容易で、α線等によるソフＩ・エラーに強いＩ）−Ｒ
ＡＭが実現できる。
拡散層と溝容量の電極との接続を溝側壁で行なうセル構
造の製造方法において、溝を形成する前に７１４を形成
するマスクをそのままマスクとしてイオンを注入しさら
に熱処理を行なうことにより、１１４側壁の拡散層と濃
度および領域を溝容量の電極にドープする不純物の濃度
とは独立に制御することができる効果がある。したがっ
てＭＯＳトランジス１〜の拡散層と溝容量の電極との講
１１！す壁での接続を容易に行なうことがでさる。本発
明の製造方法により、セル面積が小さく、セル間の分離
が容易で、α線等によるソフＩ・エラーに強いＩ）−Ｒ
ＡＭが実現できる。
第１図（ａ）ヘー（ｋ）は本発明の詳細な説明するため
に工程順に示１−た断面図である。 ｐ型シリコン基板、２・・・ｐ型エピタキシャル層、３
・・・Ｓ、Ｏ□膜、４・・・Ｓｉ、Ｎ４＠、５・・・開
口部、６・・・口“拡散層、７・・・渦、８・・・容置
絶縁膜、９・・・多結晶シリコン、１０・・・レジスｌ
−１１１・・・窓、１２・・・穴、１３・・・多結晶シ
リコン、１４・・・５Ｉ０２膜、１５・・・ゲート酸化
ｊ摸、１ｂ・・・ゲート電極（ワード線）、１７・・・
ｎ拡散層、１８・・・層間膜、１９・・・コンタクト孔
、２０・・・アルミニウム配線（ビット線）。
に工程順に示１−た断面図である。 ｐ型シリコン基板、２・・・ｐ型エピタキシャル層、３
・・・Ｓ、Ｏ□膜、４・・・Ｓｉ、Ｎ４＠、５・・・開
口部、６・・・口“拡散層、７・・・渦、８・・・容置
絶縁膜、９・・・多結晶シリコン、１０・・・レジスｌ
−１１１・・・窓、１２・・・穴、１３・・・多結晶シ
リコン、１４・・・５Ｉ０２膜、１５・・・ゲート酸化
ｊ摸、１ｂ・・・ゲート電極（ワード線）、１７・・・
ｎ拡散層、１８・・・層間膜、１９・・・コンタクト孔
、２０・・・アルミニウム配線（ビット線）。
Claims (2)
- （１）第１導電型半導体基板の表面に該半導体基板に対
し耐エッチング性を有する第１被膜を形成する工程と、
該第１被膜に開口部を形成する工程と、該第１被膜をマ
スクとして前記開口部をとおしてイオン注入し熱処理を
行い開口部より広い領域に拡散された第２導電型拡散層
を形成する工程と、前記第１被膜をマスクとして前記半
導体基板に溝を形勢する工程と、前記溝の内壁および底
面に容量絶縁膜を形成する工程と、前記溝を第１の第２
導電型半導体層で埋める工程と、該第１の第２導電型半
導体層および前記容量絶縁膜の一部をエッチングし穴を
形成する工程と、該穴を第２の第２導電型半導体層で埋
め込む工程と、前記第１及び第２の第２導電型半導体層
の表面に絶縁膜を形成する工程と、前記半導体基板の表
面に第２導電型チャネルを有するＭＯＳトランジスタを
形成する工程とを含み前記ＭＯＳトランジスタのソース
拡散層あるいはドレイン拡散層のいずれか一方を前記第
２導電型半導体層と前記第１導電型半導体基板内部にお
いて電気的に接続せしめたことを特徴とする半導体記憶
装置の製造方法。 - （２）該第１の第２導電型半導体層および前記容量絶縁
膜の一部をエッチングし穴を形成する工程が、前記第１
の第２導電型半導体層に対し耐エッチング性を有する第
２被膜を形成する工程と、溝開口部の周囲の一部が露出
するように前記第２被膜に窓を形成する工程と、第１及
び前記第２被膜をマスクにして前記第１の第２導電型半
導体層および前記容量絶縁膜の一部をエッチングする工
程とを含んで構成される特許請求の範囲第（１）項記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215325A JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215325A JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273763A true JPS6273763A (ja) | 1987-04-04 |
Family
ID=16670429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215325A Pending JPS6273763A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
| JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセルの製造方法 |
-
1985
- 1985-09-27 JP JP60215325A patent/JPS6273763A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
| JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセルの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5330928A (en) | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell | |
| US5023683A (en) | Semiconductor memory device with pillar-shaped insulating film | |
| JPH027465A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0365905B2 (ja) | ||
| JPH0369185B2 (ja) | ||
| JPH01218056A (ja) | 半導体メモリの製造方法 | |
| JPS60224260A (ja) | 半導体記憶装置 | |
| JPH0374848A (ja) | 半導体装置及びその製造方法 | |
| JPH0347588B2 (ja) | ||
| JPS6273763A (ja) | 半導体記憶装置の製造方法 | |
| JPS6324660A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH04306875A (ja) | 半導体記憶装置の構造 | |
| JPH0685428B2 (ja) | ダイナミツクランダムアクセスメモリ | |
| JPH0444428B2 (ja) | ||
| JP3354333B2 (ja) | 半導体記憶装置 | |
| JPH0329186B2 (ja) | ||
| JPH01160047A (ja) | 半導体記憶装置とその製造方法 | |
| JP2583123B2 (ja) | メモリセルの形成方法 | |
| JPH0232564A (ja) | 半導体メモリ装置 | |
| JP2906875B2 (ja) | 半導体メモリセル及びその製造方法 | |
| JP3071274B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| JP2511852B2 (ja) | 半導体装置の製造方法 | |
| JPH0556663B2 (ja) |