JP2740544B2 - 半導体メモリ装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、メタルインシュレーターセミコンダクタ
ー（MIS）型ダイナミックランダムアクセスメモリ（DRA
M）装置の製造方法に関するもので、さらに詳細にはト
ランジスタ部とキャパシタ部とのコンタクト領域を確保
する方法に特徴を有する半導体メモリ装置の製造方法に
関するものである。

（従来の技術） MIS型DRAMとしては、個々のメモリセルが１つのスイ
ッチングトランジスタ及び１つのキャパシタでそれぞれ
構成された構造のものが、記憶容量が大きいことから、
広く用いられている。この種の半導体メモリ装置では、
キャパシタに蓄えられた電荷の有無によって情報の記憶
がなされ、さらにスイッチングトランジスタのオン・オ
フによって情報の読出し・書き込みがなされる。このた
め、この種の半導体メモリ装置では、ある一定期間毎に
行なわれるリフレッシュ動作間において、キャパシタ中
の電荷が確実に保存されている必要がある。しかし実際
は、種々の要因によるリーク電流やアルファ粒子によっ
て発生する電荷の流入などにより、キャパシタ中の電荷
量は変動する。従って、メモリ動作を安定に行なうため
には、キャパシタの容量値は、ある一定値以上にしなけ
ればならなかった。

一方、半導体メモリ装置は、ますます高集積化が図ら
れている。そしてこの高集積化を図るためには、個々の
メモリセルの半導体基板主面に占める面積の縮小化が不
可欠である。このため、キャパシタの平面積の縮小化も
必要になる。しかし、単にキャパシタの平面積を縮小し
たのでは、ある一定値以上の容量を有するキャパシタを
構成することが出来ない。

そこで、例えば特開昭60−225462号公報に開示されて
いるような、三次元構造のキャパシを有する半導体メモ
リ装置が提案されていた。

第２図は、特開昭60−225462号公報に開示されている
半導体メモリ装置の説明に供する図であり、この装置の
１メモリセル部分を概略的に示した断面図である。この
メモリセルは、Buried Stacked Capacitor Cell（埋め
込み型積層容量セル:BSCC）と呼ばれている。

第２図において、11はＰ型シリコン基板、13はフィー
ルド酸化膜、15はシリコン基板11に掘られた溝（以下、
トレンチと称する。）、17はトレンチ15の内壁に形成さ
れた酸化膜をそれぞれ示す。トレンチ15内には、下層キ
ャパシタ電極19、キャパシタ誘電体膜21及び上層キャパ
シタ電極23で構成されたキャパシタ25が埋め込まれてい
る。またこの下層キャパシタ電極19は、シリコン基板11
のトレンチ15に隣接する領域に形成されているトランス
ファーゲートトランジスタ27の一方のN^*拡散層27aと接
続されている。なお、第２図中、27b,27c,27dは、それ
ぞれトランスファーゲートトランジスタ27のゲート絶縁
膜、ゲート電極、他方のN^*拡散層を示す。さらに、29は
ビット線、31は層間絶縁膜、33はパッシベーション膜を
示す。

ところで、第２図に示したような構造の半導体メモリ
装置を製造するためには、キャパシタ25とトランジスタ
27との間を接続する必要がある。この接続は、従来は一
般に以下に説明するような方法で行なわれていた。第３
図（Ａ）〜（Ｃ）は、その説明に供する図であり、上記
接続を行なうための各工程を断面図を以って示したもの
である。

先ず、フィールド酸化膜13の形成されたシリコン基板
11に、公知の方法によりトレンチ15が形成され、さらに
このトレンチ15内壁及びシリコン基板11表面に酸化膜41
が形成される（第３図（Ａ））。

次に、このシリコン基板11上全面にレジストが塗布さ
れ（図示せず）、次いで所定の露光及び現像がなされ
て、理想的には、シリコン基板11のトレンチ15近傍の領
域の酸化膜部分41aを露出する開口部を有するレジスト
パターン43が形成される（第３図（Ｂ））。

次に、このレジストパターン43をマスクとし酸化膜41
のレジストパタンの開口部から露出する部分41aが公知
の方法により除去されて、シリコン基板11のコンタクト
領域形成予定領域11aが露出される（第３図（Ｃ））。

その後は、公知の方法により下層キャパシタ電極（第
２図中19で示すもの）。等の形成が行なわれ、さらにト
ランジスタ部分が形成される。これらの工程の説明はこ
こでは省略する。

（発明が解決しようとする課題） しかしながら、第３図を用いて説明した従来のコンタ
クト領域形成予定領域の形成方法では、シリコン基板に
形成されているトレンチが深さが深いものであったり開
口面積が小さいもの（例えば開口部の直径が0.8μｍ以
下のトレンチ）であると、シリコン基板にレジストを塗
布する際にトレンチ内に気泡が残ったり、トレンチ周辺
のレジスト膜厚にムラが生じ、所望のレジストパターン
を形成することが非常に困難になるという問題点があっ
た。

このような問題点があると、半導体メモリ装置の全メ
モリセルの各コンタクト領域形成予定領域の露出具合の
バラツキは非常に大きなものになってしまう。従って、
高集積化された半導体メモリ装置の製造バラツキを大き
くする一因になり、好ましいことではない。

この発明はこのような点に鑑みなされたものであり、
従つてこの発明の目的は、半導体メモリ装置の各メモリ
セルのトランジスタ部とキャパシタ部とのコンタクト領
域形成予定領域を製造バラツキが少なく形成出来る製造
方法を提供することにある。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、スイ
ッチング素子部及びトレンチキャパシタ部から成るメモ
リセルを多数具える半導体メモリ装置を製造するに当た
り、 半導体基板の、少なくともスイッチング素子部とキャ
パシタ部とのコンタクト領域形成予定領域上にシリコン
窒化膜を選択的に形成する工程と、 このシリコン窒化膜が形成された半導体基板の所定部
分にトレンチを形成する工程と、 このトレンチ内壁にシリコン酸化膜を形成する工程
と、 このシリコン酸化膜の形成後に前述のシリコン窒化膜を
除去して前述のコンタクト領域形成予定領域を露出する
工程と、 この露出されたコンタクト領域形成予定領域及び前述
のトレンチ内壁に渡って下層キャパシタ電極を形成する
工程とを含むことを特徴とする。

（作用） この発明の半導体メモリ装置の製造方法によれば、半
導体基板の、スイッチング素子部とトレンチキャパシタ
部とのコンタクト領域形成予定領域が、トレンチ形成及
びトレンチ内壁にシリコン酸化膜を形成する前に予めシ
リコン窒化膜により覆われ保護される。そして、トレン
チ形成及びトレンチ内壁にシリコン酸化膜の形成を終え
た後にシリコン窒化膜を除去してコンタクト領域形成予
定領域が露出される。従って、トレンチ形成後にコンタ
クト領域形成予定領域を形成するためのレジストプロセ
スが一切不要になる。

さらにシリコン窒化膜のパターニングは平坦な半導体
基板上で行なえるので、個々のメモリセルのコンタクト
領域形成予定領域を覆うシリコ窒化膜を製造バラツキが
少なく形成出来る。

（実施例） 以下、図面を参照してこの発明の半導体メモリ装置の
製造方法の実施例につき説明する。なお、説明に用いる
各図は、この発明を理解出来る程度に概略的に示してあ
るにすぎない。従つて図中の各構成成分の寸法、形状、
さらに各構成成分間の寸法比等も概略的であり、この発
明が図示例に限定されるものではないことは理解された
い。また、実施例中で述べる膜厚等の数値的条件は、単
なる例示である。従って、この発明がこれら数値的条件
によってのみ達成されるものではないことは理解された
い。

第１図（Ａ）〜（Ｏ）は、実施例の説明に供する製造
工程図である。なお、各図は製造工程中の主な工程にお
ける半導体メモリ装置の様子をこの装置の１メモリセル
部分に着目した断面図を以って示したものである。

先ず、半導体基板としてこの実施例の場合ｐ型シリコ
ン基板51を用意する。

次に、このシリコン基板51に公知の選択酸化法により
膜厚が400nm程度のフィールド酸化膜53を形成する（第
１図（Ａ））。

次に、シリコ基板51の、少なくとも当該半導体メモリ
装置のスイッチング素子部と、トレンチキャパシタ部と
のコンタクト領域形成予定領域（例えば第１図（Ｂ）中
に51aで示す領域）上にシリコン窒化膜を選択的に形成
するため、この実施例では、以下に説明する処理を行な
う。

先ずシリコン基板51上に、CVD（化学的気相成長）法
により、膜厚が400nm程度のシリコン窒化膜を形成する
（成膜時の状態の図示は省略している）。次いで、この
シリコン窒化膜を少なくともコンタクト領域形成予定領
域51a上に選択的に残存するようにパターニングして、
シリコン窒化膜55を得る（第１図（Ｂ））。なおこの実
施例では、シリコン窒化膜55は、シリコン基板51のトレ
ンチ形成予定領域上及びフィールド酸化膜53上にまで及
んで形成してある。しかしシリコン窒化膜55は、コンタ
クト領域形成予定領域51a上にのみ選択的に残存させて
も勿論良い。

次に、シリコン窒化膜55が形成されたシリコン基板51
の所定部分にトレンチを形成するために、このシリコン
基板51上にCVD法により膜厚が800nm程度のシリコン酸化
膜57を形成する（第１図（Ｃ））。

次に、このシリコン酸化膜57のトレンチ形成予定領域
に対する部分を公知のフォトリソグラフィ技術及びエッ
チング技術により除去してトレンチエッチング用のマス
ク57aを得る（第１図（Ｄ））。

次に、シリコン基板51のトレンチエッチング用のマス
ク57aから露出する領域に、異方性の極めて高いリアク
ティブイオンエッチング装置を用い公知のエッチングガ
スにより、深さ約４μｍのトレンチ59を形成する（第１
図（Ｅ））。トレンチ59を形成するためのエッチング時
にシリコン窒化膜55のトレンチ形成領域上にあった部分
が共に除去されるので、シリコン窒化膜55は、コンタク
ト領域形成予定領域51a上にのみ残存するようになる。
なお、この実施例ではトレンチ59はフィールド酸化膜53
が形成されている部分にもかかって形成しているが、こ
れにこだわるものではない。

次に、トレンチエッチング用のマスクとしたシリコン
酸化膜57aをシリコン窒化膜55は除去しない手段例えば
緩衝フッ化水素酸溶液により除去する（第１図
（Ｆ））。

次に、シリコン窒化膜55を耐酸化性マスクとし、トレ
ンチ59内壁及びシリコン基板51表面にシリコン酸化膜61
をそれぞれ形成する（第１図（Ｇ））。

次に、沸騰させたリン酸によりシリコン窒化膜55を除
去して、コンタクト領域形成予定領域51aを露出させる
（第１図（Ｈ））。

次に、露出されたコンタクト領域形成予定領域51a及
び前記トレンチ59内壁に渡って下層キャパシタ電極を形
成することを以下に説明するように行なう。

先ず、酸化膜61が形成されているシリコン基板51上全
面に、CVD法により下層キャパシタ電極形成材料として
例えばポリシリコン63を150nm程度の膜厚に形成する。
次に、このポリシリコン63上にCVD法により砒素ガラス6
5を形成する（第１図（Ｉ））。次いで、この試料を100
0℃の温度の１〜10％程度に酸素を含む窒素中でアニー
ルする。このアニールにおいて、砒素ガラス65中の砒素
はポリシリコン63中に拡散しポリシリコン63の抵抗値を
下げる。さらに、ポリシリコンを通して砒素がコンタク
領域形成予定領域51aに拡散しこの領域にN⁺拡散層67
（コンタクト領域）が出来る（第１図（Ｊ））。ここで
ポリシリコン63の低抵抗化及びN⁺拡散層67形成のための
不純物としてリンを用いることも考えられる。しかしリ
ンは、シリコン中での拡散定数が大きいので拡散層67の
深さを深くしたり拡散層67の横方向の広がりを大きく
し、メモリセル間のリーク電流の増加やソフトエラー耐
性の低下を招く。従って、不純物としては、砒素を用い
るのが良い。

次に、砒素ガラス65を公知の方法で除去し、その後公
知のフォトリソグラフィ技術及びエッチング技術により
ポリシリコン63を所望の形状にパターニングして、下層
キャパシタ電極63aを得る（第１図（Ｋ））。

次に、この試料上にキャパシタ誘電体膜形成材料とし
ての例えばシリコン窒化膜をCVD法により例えば10nm程
度の膜厚で形成し、さらにこのシリコン窒化膜の膜欠陥
密度を小さくし耐圧を向上させる目的で900℃前後の温
度のウエット酸素雰囲気中でこのシリコン窒化膜の表面
に膜厚が2nm程度のシリコン酸化膜（図示せず）を形成
する。その後、公知の方法によりこれらシリコン酸化膜
及びシリコン窒化膜の不要部分をそれぞれ除去してキャ
パシタ誘電体膜69を得る（第１図（Ｌ））。

次に、この試料上に上層キャパシタ電極形成材料とし
ての例えばポリシリコンをCVD法により150nm程度の膜厚
に形成し、その後、このポリシリコンに不純物としての
リンを高濃度にドープし低抵抗化を図る。次いで公知の
方法によりこのポリシリコンの不要部分を除去して上層
キャパシタ電極71を得る（第１図（Ｍ））。

以上の作業によりコンタクト領域となるN⁺拡散層67及
びトレンチキャパシ73がそれぞれ形成出来る。

続いて、スイッチング素子としてのトランスファーゲ
ートトランジスタを以下に説明するように形成する。

先ずシリコン酸化膜61のシリコン基板51上に在る部分
を公知の方法により除去する。次に、この除去により露
出したシリコン基板51の部分に熱酸化法によりゲート絶
縁膜を得るためのシリコン酸化膜を形成する。さらにこ
のシリコン酸化膜上にCVD法によりゲート電極及びワー
ド線を得るためのポリシリコンを形成する。次いで公知
の方法によりこのポリシリコンにリンをドープした後、
このポリシリコン及びシリコン酸化膜を所定形状にパタ
ーニングして、ゲート電極75及びゲート絶縁膜77を得る
（第１図（Ｎ））。さらに、公知のイオン注入法により
シリコン基板51の所定部分に例えば砒素を注入して、ソ
ース・ドレイン領域となるN⁺拡散層79a,79bを形成する
（第１図（Ｎ））。

その後、シリコン基板51上側全面に公知の方法により
層間絶縁膜81を形成し、さらにこの層間絶縁膜81のN^*拡
散層79aに対応する一部分にコンタクトホール83を形成
する。次いで、例えばアルミニウム−シリコン合金を層
間絶縁膜81上に形成しこれをパターニングしてビット線
85を形成する。次いで、CVD法によりシリコン窒化膜を
形成してパッシベーション膜87を得る。この結果、トラ
ンジスタ及びトレンチキャパシタから成るメモリセルを
多数具える半導体メモリ装置が得られる（第１図
（Ｏ））。

以上がこの発明の実施例の説明である。しかしこの発
明は上述の実施例のみに限定されるものではない。

上述の実施例は、個々のメモリセルが１トランジスタ
・１キャパシタで構成された半導体メモリ装置を製造す
る例であった。しかしこの発明は、トレンチキャパシタ
を有する半導体メモリ装置に広く適用出来ることは明ら
かである。

また、シリコン酸化膜、シリコン窒化膜、砒素ガラス
等の成膜方法は、実施例中で述べた成膜方法に限られる
ものではなく、他の好適な方法でも勿論良い。

また、実施例ではｐ型シリコン基板を用いた半導体メ
モリ装置を製造する例を示しているが、反対導電型の半
導体メモリ装置を製造する場合であっても実施例と同様
な効果が得られることは明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導
体メモリ装置の製造方法によれば、半導体基板の、スイ
ッチング素子部とトレンチキャパシタ部とのコンタクト
領域形成予定領域を、トレンチ形成及びトレンチ内壁に
シリコン酸化膜を形成する前に予めシリコン窒化膜によ
り覆い保護し、トレンチ形成及びトレンチ内壁にシリコ
ン酸化膜の形成を終えた後にシリコン窒化膜を除去して
コンタクト領域形成予定領域を露出する。

従って、トレンチ形成後にコンタクト領域形成予定領
域を形成するためのレジストプロセスを一切行なわなく
とも所望の領域が確保出来る。

さらにまた、シリコン窒化膜のパターニングは平坦な
半導体基板上で行なえるので、半導体基板の各コンタク
ト領域形成予定領域を精度良く覆うことが出来る。

これがため、半導体メモリ装置の各メモリセルのトラ
ンジスタ部とキャパシタ部とのコンタクト領域形成予定
領域を製造バラツキが少なく形成出来るので、高集積度
を有する半導体メモリ装置の形成が可能になる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｏ）は、実施例の半導体メモリ装置の
製造方法を示す工程図、 第２図は、半導体メモリ装置の一例の構造説明に供する
図、 第３図（Ａ）〜（Ｃ）は、従来の製造方法の説明に供す
る図である。 51…半導体基板 51a…コンタクト領域形成予定領域 53…フィールド酸化膜 55…シリコン窒化膜、57…シリコン酸化膜 57a…トレンチエッチング用のマスク 59…トレンチ、61…シリコン酸化膜 63…ポリシリコン、65…砒素ガラス 67…N^*拡散層（コンタクト領域） 63a…下層キャパシタ電極 69…キャパシタ誘電体膜 71…上層キャパシタ電極 73…トレンチキャパシタ 75…ゲート電極、77…ゲート絶縁膜 79a,79b…ソース・ドレインN^*拡散層 81…層間絶縁膜、83…コンタクトホール 85…ビット線 87…パッシベーション膜。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】スイッチング素子部及びトレンチキャパシ
   タ部から成るメモリセルを多数具える半導体メモリ装置
   を製造するに当たり、 半導体基板の、少なくともスイッチング素子部とトレン
   チキャパシタ部とのコンタクト領域形成予定領域上にシ
   リコン窒化膜を選択的に形成する工程と、 該シリコン窒化膜が形成された半導体基板の所定部分に
   トレンチを形成する工程と、 該トレンチ内壁にシリコン酸化膜を形成する工程と、 該シリコン酸化膜の形成後に前記シリコン窒化膜を除去
   して前記コンタクト領域形成予定領域を露出する工程
   と、 該露出されたコンタクト領域形成予定領域及び前記トレ
   ンチ内壁に渡って下層キャパシタ電極を形成する工程と を含むことを特徴とする半導体メモリ装置の製造方法。