JPS60223218A - Dynamic bus circuit - Google Patents
Dynamic bus circuitInfo
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- JPS60223218A JPS60223218A JP7953784A JP7953784A JPS60223218A JP S60223218 A JPS60223218 A JP S60223218A JP 7953784 A JP7953784 A JP 7953784A JP 7953784 A JP7953784 A JP 7953784A JP S60223218 A JPS60223218 A JP S60223218A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ダイナミックバス回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a dynamic bus circuit.
一般に、ＭＯＳ）ランジスタを用い、ある一定期間フロ
ーティング状態となるダイナミックバス回路においては
、他のパスライン、又は他の信号線との容量結合で生ず
るクロストークにより、フローティング状態のバスのハ
イレベル（以後“Ｈ”）又はローレベル（以後″Ｌ”）
が影響を受け変化する。このバス電位の変化が、バスに
接続される入力回路のスレッシッルド電圧をよぎって生
起すれば、バスのデータは反転し符号誤りを生ずる。In general, in a dynamic bus circuit that uses MOS (MOS) transistors and is in a floating state for a certain period of time, crosstalk caused by capacitive coupling with other path lines or other signal lines may cause the high level (hereinafter referred to as “H”) or low level (hereinafter referred to as “L”)
is influenced and changes. If this change in bus potential crosses the threshold voltage of the input circuit connected to the bus, the data on the bus will be inverted and a code error will occur.
本発明はかかる点に鑑みなされたもので、ダイナミック
バスがフローティング状態となる期間にバスの電位を検
出してこれを入力に正帰還する正帰還ループを構成する
ことにより、バスの電位を安定化し、ダイナミックバス
の動作を安定化できるダイナミックバス回路を提供せん
とするものである。The present invention has been made in view of this point, and stabilizes the bus potential by configuring a positive feedback loop that detects the bus potential during the period when the dynamic bus is in a floating state and positively feeds it back to the input. The present invention aims to provide a dynamic bus circuit that can stabilize the operation of a dynamic bus.
以下、図を用いて本発明の実施例につき説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図に本発明の一実施例を示す。図中、１０はＭＯ３
Ｉ−ランジスタ１． ２． ３． ４により構成される
最終段のインバータ、２０はそのうちトランジスタ２．
３からなるインバータ本体であり、これは端子７がハイ
レベルの時に出力が高インピーダンスとなる。このイン
バータ１０の出力はバス８に接続されると共に、帰還線
３０によりインバータ５の入力に接続される。インバー
タ５の出力は最終段のインバータ１０の入力に接続され
、全体で２段の正帰還ループが形成される。６は端子７
が“Ｈ”でＰチャネルトランジスタ１がオフ状態となる
時、同時にＮチャネルトランジスタ４をオフするための
インバータである。FIG. 1 shows an embodiment of the present invention. In the figure, 10 is MO3
I-ransistor 1. 2. 3. 4, the final stage inverter 20 is composed of transistors 2.
The main body of the inverter consists of 3, and when the terminal 7 is at a high level, the output becomes high impedance. The output of this inverter 10 is connected to the bus 8 and to the input of the inverter 5 by a feedback line 30. The output of the inverter 5 is connected to the input of the final stage inverter 10, forming a two-stage positive feedback loop in total. 6 is terminal 7
This is an inverter for turning off the N-channel transistor 4 at the same time when the P-channel transistor 1 is turned off due to "H".
第２図に第１図の回路の各都電圧波形及びバスの入出力
タイミングを示す。２１はハイアクティブのバスプリチ
ャージ信号で、プリチャージ回路３１がバス８をプリチ
ャージするタイミングである。２２はバス８のドライブ
タイミングを示し、プリチャージ終了後“Ｈ”の時期に
データに従つてバスドライブ回路３２がバス８を“Ｌ″
にドライブする。２３はバスデータの読取りタイミング
を示し、これがＨ”の期間にバス８のデータを該バス８
に接続された入力回路（図示せず）に転送する。２４は
バス８の電圧波形で、本図では“ｉ”の期間にプリチャ
ージし、バス８のドライブ期間にバス８をデータに従い
、′Ｌ″にドライブする例を示している。２５はプリチ
ャージ期間、２６の斜線部はＨ”又は“Ｌ″のデータ部
である。２７は第１図の端子７に印加されるバスホール
ド信号（制御信号）であり、“Ｈ”の期間に最終段イン
バータ１０出力を高インピーダンスとし、′Ｌ”の期間
に正帰還ループを形成する。FIG. 2 shows the voltage waveforms and bus input/output timings of the circuit shown in FIG. 1. 21 is a high active bus precharge signal, which is the timing at which the precharge circuit 31 precharges the bus 8. 22 indicates the drive timing of the bus 8, and the bus drive circuit 32 drives the bus 8 to "L" according to the data at the time of "H" after the precharge is completed.
drive to. 23 indicates the bus data read timing, and during the period when this is H'', the data on the bus 8 is read from the bus 8.
to an input circuit (not shown) connected to the input circuit (not shown). 24 is the voltage waveform of the bus 8, and this figure shows an example in which the bus 8 is precharged during the "i" period and the bus 8 is driven to 'L' according to the data during the drive period of the bus 8. 25 is the precharge waveform. The diagonally shaded portion of period 26 is the data portion of “H” or “L”. 27 is a bus hold signal (control signal) applied to terminal 7 in FIG. 1, which makes the output of the final stage inverter 10 high impedance during the "H" period and forms a positive feedback loop during the 'L' period. .
次に第１図の作用効果について説明する。Next, the effects of FIG. 1 will be explained.
端子７の印加電圧が“Ｈ”の期間、即ち、プリチャージ
、及びバスドライブ期間は、トランジスタ１．４がオフ
状態にあり、最終段インバータ１０の出力は高インピー
ダンスである。次にバスドライブ期間が終了するとバス
８はフローティング状態になり、端子７に印加されるバ
スホールド信号２７が”Ｌ”となってトランジスタ１．
４はオンとなる。この時、バス８の電圧が”Ｈ″であれ
ば、インバータ５の出力は“Ｌ”、トランジスタ２．３
のドレイン、即ちインバータ１０の出力は“Ｈ”となっ
て正帰還ループが形成され、これによりバス８の電位を
次のプリチャージまで安定に“Ｈ″に保つ。逆にバス８
の電位が１１ Ｌ １１であるとインバータ５の出力は
“Ｈ”、トランジスタ２゜３のドレインはＬ”となって
次のプリチャージまでバス８の電位を安定にＬ”に保つ
ことができる。During the period when the voltage applied to the terminal 7 is "H", that is, during the precharge and bus drive periods, the transistor 1.4 is in an off state, and the output of the final stage inverter 10 is at high impedance. Next, when the bus drive period ends, the bus 8 becomes a floating state, the bus hold signal 27 applied to the terminal 7 becomes "L", and the transistor 1.
4 is turned on. At this time, if the voltage of the bus 8 is "H", the output of the inverter 5 is "L", and the transistor 2.3
The drain of the inverter 10, that is, the output of the inverter 10 becomes "H" and a positive feedback loop is formed, thereby stably keeping the potential of the bus 8 at "H" until the next precharge. On the contrary, bus 8
When the potential of 11L is 11, the output of the inverter 5 becomes "H", the drain of the transistor 2.3 becomes "L", and the potential of the bus 8 can be stably maintained at "L" until the next precharge.
第１図の実施例は他のバス又は信号線からのクロストー
クが当該バスの電圧を上げる場合にも下げる場合にも有
効であるが、クロストークがバスの電圧を常に同一方向
に変化させる場合は第１図の実施例を簡略化することが
できる。The embodiment of Figure 1 is effective whether crosstalk from other buses or signal lines raises or lowers the voltage on the bus, but if the crosstalk always changes the voltage on the bus in the same direction. can simplify the embodiment of FIG.
第３図はクロストークが常にバスの電位を下げる場合に
有効な本発明の他の実施例を示し、バス８の電位が“Ｈ
”の場合にのみ正帰還ループが構成されるようになって
いる。これは第１図からトランジスタ１．２によりイン
バータ１０が構成されている。FIG. 3 shows another embodiment of the present invention that is effective when crosstalk always lowers the bus potential, and the bus potential is “H”.
A positive feedback loop is configured only in the case of ``.'' This is because, as shown in FIG. 1, the inverter 10 is configured by the transistor 1.2.
第４図は逆にクロストークが常にバスの電位を上げる場
合に有効な本発明のさらに他の実施例を示し、バスの電
位が“Ｌ″の場合にのみ正帰還ループが構成されるよう
になっている。これは第１図からトランジスタ１．２を
省略したもので、トランジスタ３によりインバータ本体
２０が、トランジスタ３，４によりインバータ１０が構
成されている。FIG. 4 shows still another embodiment of the present invention that is effective when crosstalk always increases the bus potential, and a positive feedback loop is configured only when the bus potential is "L". It has become. In this case, the transistors 1.2 are omitted from FIG. 1, and the transistor 3 constitutes the inverter main body 20, and the transistors 3 and 4 constitute the inverter 10.
以上のように、本発明によれば、ダイナミックバスがフ
ローティング状態となる期間にはバスの電位を検出して
これを正帰還するように構成したので、バスの電位を安
定化し、クロストークによるピント誤りの生じないダイ
ナミックバスを実現することができる。As described above, according to the present invention, the bus potential is detected during the period in which the dynamic bus is in the floating state and is fed back as positive feedback, thereby stabilizing the bus potential and reducing focus due to crosstalk. A dynamic bus without errors can be realized.
第１図は本発明の一実施例によるダイナミックバス回路
を示す図、第２図は第１図の各都電圧波形及びバスの入
出力タイミングを示す図、第３図。
及び第４図は本発明の他の実施例によるダイナミックバ
ス回路を示す図である。
図において、５はインバータ、１０は最終段のインバー
タ、２０はインバータ本体、１．４はＭＯＳトランジス
タ、７はローアクティブバスホールド信号印加端子、３
０は帰還線、６はインバータ、８はバス、３１はプリチ
ャージ回路、３２はバスドライブ回路である。
なお図中、同一符号は同−又は相当部分を示す。
代理人 大岩増雄
第１図
第２図
第３図FIG. 1 is a diagram showing a dynamic bus circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing voltage waveforms and input/output timing of the bus at each point in FIG. 1, and FIG. 3 is a diagram showing a dynamic bus circuit according to an embodiment of the present invention. and FIG. 4 are diagrams showing a dynamic bus circuit according to another embodiment of the present invention. In the figure, 5 is an inverter, 10 is the final stage inverter, 20 is the inverter main body, 1.4 is a MOS transistor, 7 is a low active bus hold signal application terminal, 3
0 is a feedback line, 6 is an inverter, 8 is a bus, 31 is a precharge circuit, and 32 is a bus drive circuit. In the drawings, the same reference numerals indicate the same or equivalent parts. Agent Masuo Oiwa Figure 1 Figure 2 Figure 3
Claims (1)
路において、縦続接続された偶数個のインバータと、最
終段のインバータの出力に接続された情報を伝達するた
めのダイナミックバスと、上記最終段のインバータの出
力を初段のインバータの入力に接続して正帰還ループを
構成する帰還線と、上記最終段のインバータに設けられ
外部からの制御信号を受けそのインバータ本体を電源か
ら切り離して該インバータ本体の出力を高インピーダン
スにするＭＯＳ）ランジスタとを備えたことを特徴とす
るダイナミックバス回路。+1) MOS) In a dynamic bus circuit using transistors, an even number of cascade-connected inverters, a dynamic bus for transmitting information connected to the output of the final stage inverter, and the output of the final stage inverter A feedback line is connected to the input of the first-stage inverter to form a positive feedback loop, and a feedback line is provided to the final-stage inverter to receive a control signal from the outside and disconnect the inverter body from the power supply to increase the output of the inverter body. A dynamic bus circuit characterized by being equipped with a MOS (MOS) transistor that provides impedance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953784A JPS60223218A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953784A JPS60223218A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223218A true JPS60223218A (en) | 1985-11-07 |
| JPH053606B2 JPH053606B2 (en) | 1993-01-18 |
Family
ID=13692741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7953784A Granted JPS60223218A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223218A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146150A (en) * | 1986-12-09 | 1988-06-18 | Nec Corp | Semiconductor integrated circuit device |
| JPH02103614A (en) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | Dynamic circuit |
| US5592494A (en) * | 1992-06-17 | 1997-01-07 | Kabushiki Kaisha Toshiba | Current reduction circuit for testing purpose |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS58148544A (en) * | 1982-03-01 | 1983-09-03 | Matsushita Electric Ind Co Ltd | Bus circuit |
| JPS59225422A (en) * | 1983-06-03 | 1984-12-18 | Toshiba Corp | Bidirectional bus buffer |
-
1984
- 1984-04-19 JP JP7953784A patent/JPS60223218A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
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| US6101623A (en) * | 1992-06-17 | 2000-08-08 | Kabushiki Kaisha Toshiba | Current reduction circuit for testing purpose |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053606B2 (en) | 1993-01-18 |
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