JPS60223217A - Dynamic bus circuit - Google Patents
Dynamic bus circuitInfo
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- JPS60223217A JPS60223217A JP7953684A JP7953684A JPS60223217A JP S60223217 A JPS60223217 A JP S60223217A JP 7953684 A JP7953684 A JP 7953684A JP 7953684 A JP7953684 A JP 7953684A JP S60223217 A JPS60223217 A JP S60223217A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】 （発明の技術分野） この発明はダイナミックバス回路に関するものである。[Detailed description of the invention] (Technical field of invention) This invention relates to a dynamic bus circuit.
一般に、ＭＯＳ）ランジスタを用い、成る一定期間フロ
ーティング状態となるダイナミックバス回路に於いては
、他のパスライン、又は他の信号線との容量結合で生ず
るクロストークにより、フローティング状態のバスのハ
イレベル（以後Ｗ″Ｈ″）又はローレベル（以後゛Ｌ”
）が影響を受け変化する。このバス電位の変化が、バス
に接続される入力回路のスレッシコルド電圧を越えて生
起すれば、バスのデータは反転し、符号誤りを生ずる。In general, in a dynamic bus circuit that uses MOS transistors and is in a floating state for a certain period of time, the high level of the floating bus may be affected by crosstalk caused by capacitive coupling with other path lines or other signal lines. (hereinafter referred to as W″H″) or low level (hereinafter referred to as ``L'')
) is affected and changes. If this change in bus potential occurs beyond the threshold voltage of the input circuit connected to the bus, the data on the bus will be inverted and a code error will occur.
本発明はかかる点に鑑みなされたもので、ダイナミック
バスがフローティング状態となる期間にバスの電位を検
出してこれを入力に正帰還する正帰還ループを構成する
ことにより、バスの電位を安定化し、ダイナミックバス
の動作を安定化できるダイナミックバス回路を提供せん
とするものである。The present invention has been made in view of this point, and stabilizes the bus potential by configuring a positive feedback loop that detects the bus potential during the period when the dynamic bus is in a floating state and positively feeds it back to the input. The present invention aims to provide a dynamic bus circuit that can stabilize the operation of a dynamic bus.
以下、図を用いて本発明の実施例につき説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本願第１の発明の一実施例によるダイナミック
バス回路を示す。図において、１は第１のＰチャネルト
ランジスタで、オン状態に有る時にバス６を１Ｈ”にド
ライブする。２は第２のＰチャネルトランジスタで、バ
ス６のプリチャージ期間はプリチャージ信号印加端子８
に印加されるローアクティブの信号により第１のトラン
ジスタ１をオフとする。３．４は第３のＰチャネルトラ
ンジスタ、第４のＮチャネルトランジスタで、ノくス６
の電位を検出する相補形のインバータ３０を形成する。FIG. 1 shows a dynamic bus circuit according to an embodiment of the first invention of the present application. In the figure, 1 is the first P-channel transistor, which drives the bus 6 to 1H" when it is in the on state. 2 is the second P-channel transistor, and during the precharge period of the bus 6, the precharge signal application terminal 8
The first transistor 1 is turned off by a low active signal applied to the first transistor 1 . 3.4 is the third P-channel transistor, the fourth N-channel transistor, and the node 6
A complementary inverter 30 that detects the potential of is formed.
５は第５のＮチャネルトランジスタで、第４のトランジ
スタ４と直列に接続され、端子７に印加されるハイアク
ティブの信号で第３．第４のトランジスタ３．４から成
るインバータ３０の動作を可能とし、第１のトランジス
タ１がオン状態に有る期間を決定する。5 is a fifth N-channel transistor, which is connected in series with the fourth transistor 4, and receives a high active signal applied to the terminal 7 of the third N-channel transistor. It enables the operation of the inverter 30 consisting of the fourth transistor 3.4 and determines the period during which the first transistor 1 is in the on state.
この回路の各部の信号波形及びバスの入出力タイミング
波形を第２図に示す０図において、２０は第１図の端子
８に印加されるローアクティブのプリチャージ信号であ
る。バス６はプリチャージ期間にプリチャージ回路３１
により“Ｌ″にプリチャージされる。２１はバスドライ
ブ信号で、“Ｌ″にプリチャージされたバス６を該信号
２１の１Ｈ”の期間にデータに従いバスドライブ回路３
２が“Ｌ”にドライブする。２２はバス６のデータを読
み取る信号で、該信号２２の“Ｈ”の期間にバス６のデ
ータを他の入力回路に転送するものである。２３は第１
図の端子７に印加されるハイアクティブのバスホールド
信号である。２４はバス６の信号波形で、そのうち２５
が“Ｌ″にプリチャージされている部分で、２６の斜線
部分が“Ｌ″又は“Ｌ″のデータ部分である。In FIG. 2, which shows the signal waveforms of each part of this circuit and the input/output timing waveforms of the bus, 20 is a low active precharge signal applied to the terminal 8 of FIG. Bus 6 is connected to the precharge circuit 31 during the precharge period.
It is precharged to "L" by this. 21 is a bus drive signal, which drives the bus 6 precharged to "L" to the bus drive circuit 3 according to the data during the 1H" period of the signal 21.
2 drives “L”. Reference numeral 22 denotes a signal for reading data on the bus 6, and during the "H" period of the signal 22, the data on the bus 6 is transferred to another input circuit. 23 is the first
This is a high active bus hold signal applied to terminal 7 in the figure. 24 is the signal waveform of bus 6, of which 25
is the part precharged to "L", and the hatched part 26 is the "L" or "L" data part.
今バスホールド信号２３が“Ｈ”の期間の第１図の動作
を説明する。端子７が“Ｈ”であるのでトランジスタ５
はオン状態である。この期間は端子８が“Ｈ”であるの
でトランジスタ２はオフ状態である。この状態でバス６
がＨ”であるとすると、トランジスタ３，４から成るイ
ンバータ３０の出力すなわちトランジスタ１のゲートは
Ｌ”となる。するとトランジスタｌばオン状態となって
正帰還ループが形成され、次のプリチャージの期間まで
バス６を安定に“Ｈ”に保つ。逆にバス６が“Ｌ”であ
れば、トランジスタ３，４から成るインバータ３０の出
力はＨ″となりトランジスタ１はオフ状態となり正帰還
ループは形成されない。The operation shown in FIG. 1 during the period when the bus hold signal 23 is "H" will now be described. Since terminal 7 is “H”, transistor 5
is in the on state. During this period, the terminal 8 is at "H", so the transistor 2 is in an off state. In this state bus 6
is H'', the output of inverter 30 consisting of transistors 3 and 4, that is, the gate of transistor 1, is L''. Then, the transistor 1 turns on, forming a positive feedback loop, and keeps the bus 6 stably at "H" until the next precharge period. Conversely, if the bus 6 is "L", the output of the inverter 30 consisting of transistors 3 and 4 becomes "H", transistor 1 is turned off, and no positive feedback loop is formed.
すなわち、本実施例では、該当するバスへの他のバス又
は信号線からのクロストークが、バスの電位を下げる場
合にバス電位を安定化するのに有効である。あるいは、
バスドライブ回路３２が第２図の２６のデータ期間の全
体にわたってバスを“Ｌ”にドライブしている場合は“
Ｈ”側だけ安定化させれば良いので゛本実施例が有効で
ある。That is, in this embodiment, crosstalk from other buses or signal lines to the corresponding bus is effective in stabilizing the bus potential when lowering the bus potential. or,
If the bus drive circuit 32 drives the bus to "L" throughout the 26 data periods in FIG.
This embodiment is effective because it is only necessary to stabilize the H'' side.
第３図は本願の第２の発明の一実施例を示す。FIG. 3 shows an embodiment of the second invention of the present application.
第３図に於いて、６はバス、１１はバス６と°アース（
第２の電源）間に接続されオン状態の時にバス６を“Ｌ
”にドライブする第１のＮチャネルトランジスタ、１２
は端子１８に印加されるハイアクティブのプリチャージ
信号によりオンとなり第１のトランジスタ１１をオフと
する第２のＮチャネルトランジスタ、１３．１４は第３
のＮチャネルトランジスタ及び第４のＰチャネルトラン
ジスタで、バス６の電位を検出する相補形のインバータ
５０を形成する。１５は第５のＰチャネルトランジスタ
で、第４のトランジスタ１４と直列に接続され、端子１
７に印加されるローアクティブの信号により第３．第４
のトランジスタ１３．１４から成るインバータ５０の動
作を可能とし、かつ第１のトランジスタ１１がオン状態
にある期間を決定する。In Figure 3, 6 is the bus, 11 is the bus 6 and ° ground (
2nd power supply) and when it is in the on state, the bus 6 is
a first N-channel transistor driven to 12
13.14 is a second N-channel transistor that is turned on by a high active precharge signal applied to the terminal 18 and turns off the first transistor 11; 13.14 is a third N-channel transistor;
The N-channel transistor and the fourth P-channel transistor form a complementary inverter 50 that detects the potential of the bus 6. 15 is a fifth P-channel transistor, connected in series with the fourth transistor 14, and connected to terminal 1.
The low active signal applied to the 3rd. Fourth
and determines the period during which the first transistor 11 is in the on state.
今、プリチャージ及びバスドライブ期間が終了し、端子
１７に印加されるバスホールド信号が“Ｌ”となってい
る場合を考える。このときトランジスタ１５はオン、ト
ランジスタ１２はオフである。この状態でバス６の電位
が“Ｌ″であるとすると、トランジスタ１３．１４で構
成されるインバータ５０の出力すなわちトランジスタ１
１のゲートは”Ｈ″となり、該トランジスタ１１はオン
状態となり正帰還ループが形成され、バス６は次のプリ
チャージまでの期間安定にＬ３に保たれる。逆にバス６
がＨ″の場合はトランジスタ１３．１４から成るインバ
ータ５ｏの出力は“Ｌ″となフてトランジスタ１１をオ
フ状態とし、正帰還ループは構成されない。Now, consider a case where the precharge and bus drive period has ended and the bus hold signal applied to the terminal 17 is "L". At this time, transistor 15 is on and transistor 12 is off. If the potential of the bus 6 is "L" in this state, the output of the inverter 50 consisting of transistors 13 and 14, that is, the transistor 1
The gate of the transistor 1 becomes "H", the transistor 11 is turned on, and a positive feedback loop is formed, and the bus 6 is stably maintained at L3 until the next precharge. On the contrary, bus 6
When the output voltage is "H", the output of the inverter 5o consisting of transistors 13 and 14 becomes "L" and turns off the transistor 11, so that no positive feedback loop is formed.
すなわち本実施例では、該当するバスへの他のバス又は
信号線からのクロストークがバスの電位を上げる場合に
バス電位を安定化するのに有効である。あるいは第１図
とは逆にデータ期間全体にわたってバスドライブ回路３
２がバス６を“Ｈ″にドライブする場合に有効である。That is, this embodiment is effective in stabilizing the bus potential when crosstalk from other buses or signal lines to the corresponding bus increases the bus potential. Alternatively, contrary to FIG. 1, the bus drive circuit 3
2 is effective when driving the bus 6 to "H".
第４図は本願の第３の発明の一実施例を示し、これは第
１図及び第３図の回路の双方を備えている。各部の番号
は第１図及び第３図の番号に対応する。但し第４図に於
いてはトランジスタ１５をドライブするローアクティブ
の信号を端子７に入力を接続したインバータ９の出力と
し、トランジスタ１２をドライブするへイアクチイブの
信号を端子８に入力を接続したインバータ１ｏの出力と
している。FIG. 4 shows an embodiment of the third invention of the present application, which includes both the circuits of FIGS. 1 and 3. The numbers of each part correspond to the numbers in FIGS. 1 and 3. However, in FIG. 4, the low active signal that drives the transistor 15 is the output of the inverter 9 whose input is connected to the terminal 7, and the low active signal that drives the transistor 12 is the output of the inverter 1o whose input is connected to the terminal 8. The output is
第４Ｆ！！Ｊの動作はこれまでの説明から明らかな様に
、バス６が“Ｈ″の時はトランジスタ１，２゜３．４．
５からなる回路が正帰還ループを構成し、Ｌ３の時はト
ランジスタ１１．１２．１３，１４．１５からなる回路
が正帰還ループを構成する。4th F! ! As is clear from the previous explanation, when the bus 6 is "H", the operation of transistors 1, 2, 3, 4, .
A circuit consisting of transistors 11, 12, 13, and 14.15 constitutes a positive feedback loop when the transistor is L3.
すなわち、本実施例では、該当するバスへの他ノハス又
は信号線からのクロストークが、バスの電位を上げる場
合にも下げる場合にもバスの電位を安定化するのに有効
である。That is, in this embodiment, crosstalk from other bus or signal lines to the corresponding bus is effective in stabilizing the bus potential both when raising and lowering the bus potential.
以上のように、本発明によれば、比較的簡単な回路でバ
スの電位を検出し、これを正帰還してバスの電位を安定
化するようにしたので、クロストークによるビット誤り
が生じないダイナミックバスを実現することができる効
果がある。As described above, according to the present invention, the bus potential is detected using a relatively simple circuit, and this is positively fed back to stabilize the bus potential, so that bit errors due to crosstalk do not occur. This has the effect of realizing a dynamic bus.
第１図は本願の第１の発明の一実施例を示す回路図、第
２図は第１図の回路の各部の信号波形及びバスの入出力
タイミング波形を示す図、第３図及び第４図は本願の第
２．第３の発明の各実施例を示す図である。
１〜５はそれぞれ第１〜第５のトランジスタ、８はロー
アクティブのプリチャージ信号印加端子、７はハイアク
ティブのバスホールド信号印加端子、６はバス、３１は
プリチャージ回路、３２はバスドライブ回路、１１〜１
５はそれぞれ第１〜第５のトランジスタ、１８はハイア
クティブのプリチャージ信号印加端子、１７はローアク
ティブのバスホールド信号印加端子である。
代理人 大岩増雄
第２０
ケヤーシFIG. 1 is a circuit diagram showing an embodiment of the first invention of the present application, FIG. 2 is a diagram showing signal waveforms of each part of the circuit of FIG. 1 and bus input/output timing waveforms, and FIGS. The figure is part 2 of this application. It is a figure which shows each Example of 3rd invention. 1 to 5 are the first to fifth transistors, respectively, 8 is a low active precharge signal application terminal, 7 is a high active bus hold signal application terminal, 6 is a bus, 31 is a precharge circuit, and 32 is a bus drive circuit. , 11-1
5 are first to fifth transistors, 18 is a high active precharge signal application terminal, and 17 is a low active bus hold signal application terminal. Agent Masuo Oiwa 20th Keyashi
Claims (1)
回路において、ドレインをバスにソースを第１の電源に
接続した第１のＰチャネルトランジスタと、該第１のト
ランジスタのゲートにドレインを接続しソースを第１の
電源に接続した第２．第３のＰチャネルトランジスタと
、前記第１のトランジスタのゲートと第２の電源間に直
列に接続した第４．第５のＮチャネルトランジスタとを
備え、前記第３．第４のトランジスタのゲートはバスに
接続され、前記第２のトランジスタのゲートはローアク
ティブのプリチャージ信号に接続され、前記第５のトラ
ンジスタのゲートは、バスドライブ回路がオフとなる期
間にハイアクティブとなる信号に接続されていることを
特徴とするダイナミックバス回路。 （２１ＭＯ３）ランジスタを用いたダイナミックバス回
路において、ドレインをバスにソースを第２の電源に接
続した第１ＯＮチヤネルトランジスタと、該第１ＯＮチ
ヤネルトランジスタのゲートにドレインを接続しソース
を第２の電源に接続した第２．第３のＮチャネルトラン
ジスタと、前記第１のＮチャネルトランジスタのゲート
と第１の電源間に直列に接続した第４．第５のＰチャネ
ルトランジスタとを備え、前記第３．第４のトランジス
タのゲートはバスに接続され、前記第２のトランジスタ
のゲートはハイアクティブのプリチャージ信号に接続さ
れ、前記第５のトランジスタのゲートは、バスドライブ
回路がオフとなる期間にローアクティブとなる信号に接
続されていることを特徴とするダイナミックバス回路。 （３１ＭＯ３）ランジスタを用いたダイナミックバス回
路において、ドレインをバスにソースを第１の電源に接
続した第１のＰチャネルトランジスタと、該第１のＰチ
ャネルトランジスタのゲートにドレインを接続しソース
を第１の電源に接続した第２．第３のＰチャネルトラン
ジスタと、前記第１のＰチャネルトランジスタのゲート
と第２の電源間に直列に接続した第４．第５のＮチャネ
ルトランジスタとを備え、前記第３．第４のトランジス
タのゲートをバスに接続され、前記第２のトランジスタ
のゲートはローアクティブのプリチャージ信号に接続さ
れ、前記第５のトランジスタのゲートは、バスドライブ
回路がオフとなる期間にハイアクティブとなる信号に接
続され、さらにドレインをバスにソースを第２の電源に
接続した第１のＮチャネルトランジスタと、該第１のト
ランジスタのゲートにドレインを接続しソースを第２の
電源に接続した第２．第３のＮチャネルトランジスタと
、前記第１のトランジスタのゲートと第１の電源間に直
列に接続した第４．第５のＰチャネルトランジスタとを
備え、前記第３．第４のトランジスタのゲートはバスに
接続され、前記第２のトランジスタのゲートはハイアク
ティブのプリチャージ信号に接続され、前記第５のトラ
ンジスタのゲートは、バスドライブ回路がオフとなる期
間にローアクティブとなる信号に接続されていることを
特徴とするダイナミックバス回路。(1) In a dynamic bus circuit using MO3I-transistor, a first P-channel transistor whose drain is connected to the bus and whose source is connected to the first power supply, and whose drain is connected to the gate of the first transistor and whose source is connected to the 1 connected to the 2nd power source. a third P-channel transistor, and a fourth P-channel transistor connected in series between the gate of the first transistor and the second power supply. a fifth N-channel transistor; The gate of the fourth transistor is connected to a bus, the gate of the second transistor is connected to a low active precharge signal, and the gate of the fifth transistor is high active during a period when the bus drive circuit is off. A dynamic bus circuit characterized by being connected to a signal. (21MO3) In a dynamic bus circuit using a transistor, a first ON channel transistor whose drain is connected to a bus and whose source is connected to a second power supply, and a drain is connected to the gate of the first ON channel transistor and whose source is connected to a second power supply. The second one connected. a third N-channel transistor, and a fourth . a fifth P-channel transistor; The gate of the fourth transistor is connected to a bus, the gate of the second transistor is connected to a high active precharge signal, and the gate of the fifth transistor is low active during a period when the bus drive circuit is off. A dynamic bus circuit characterized by being connected to a signal. (31MO3) In a dynamic bus circuit using a transistor, a first P-channel transistor has a drain connected to a bus and a source connected to a first power supply, and a first P-channel transistor whose drain is connected to a gate and whose source is connected to a first power supply. 1 connected to the 2nd power source. a third P-channel transistor, and a fourth P-channel transistor connected in series between the gate of the first P-channel transistor and the second power supply. a fifth N-channel transistor; The gate of the fourth transistor is connected to the bus, the gate of the second transistor is connected to a low active precharge signal, and the gate of the fifth transistor is high active during a period when the bus drive circuit is off. a first N-channel transistor whose drain is connected to a bus and whose source is connected to a second power source, and whose drain is connected to the gate of the first transistor and whose source is connected to a second power source. Second. a third N-channel transistor, and a fourth N-channel transistor connected in series between the gate of the first transistor and the first power supply. a fifth P-channel transistor; The gate of the fourth transistor is connected to a bus, the gate of the second transistor is connected to a high active precharge signal, and the gate of the fifth transistor is low active during a period when the bus drive circuit is off. A dynamic bus circuit characterized by being connected to a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953684A JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953684A JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223217A true JPS60223217A (en) | 1985-11-07 |
| JPH053605B2 JPH053605B2 (en) | 1993-01-18 |
Family
ID=13692715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7953684A Granted JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223217A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592494A (en) * | 1992-06-17 | 1997-01-07 | Kabushiki Kaisha Toshiba | Current reduction circuit for testing purpose |
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| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS58148544A (en) * | 1982-03-01 | 1983-09-03 | Matsushita Electric Ind Co Ltd | Bus circuit |
| JPS59225422A (en) * | 1983-06-03 | 1984-12-18 | Toshiba Corp | Bidirectional bus buffer |
-
1984
- 1984-04-19 JP JP7953684A patent/JPS60223217A/en active Granted
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| US6101623A (en) * | 1992-06-17 | 2000-08-08 | Kabushiki Kaisha Toshiba | Current reduction circuit for testing purpose |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053605B2 (en) | 1993-01-18 |
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