JPH06195984A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH06195984A JPH06195984A JP4346821A JP34682192A JPH06195984A JP H06195984 A JPH06195984 A JP H06195984A JP 4346821 A JP4346821 A JP 4346821A JP 34682192 A JP34682192 A JP 34682192A JP H06195984 A JPH06195984 A JP H06195984A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ビット線間に与えられる電位差を検出して増幅す
るセンスアンプ回路を備えた半導体記憶装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device including a sense amplifier circuit that detects and amplifies a potential difference applied between bit lines.
【０００２】[0002]
【従来の技術】図５（ａ）に半導体記憶装置におけるセ
ンスアンプ回路の一般的な構成を示す。センスアンプ回
路は、一対のＣＭＯＳトランジスタ１０１、１０２を有
しており、一方のＣＭＯＳトランジスタの出力端子が、
他方のＣＭＯＳトランジスタの共通ゲート端子に互いに
帰還接続されている。また、ＣＭＯＳトランジスタ１０
１、１０２の各出力端子が、ビット線BIT 、バーBIT に
それぞれ接続されている。このセンスアンプ回路は、ｎ
チャンネルのＭＯＳトランジスタ１０３を介して接地電
位ＧＮＤに接続されており、このＭＯＳトランジスタ１
０３は、センスアンプ回路を活性化させるセンスイネー
ブル（ＳＥ）信号によってオン・オフ制御される。な
お、図では省略したが、そのセンスアンプ回路の上方に
は、ビット線BIT 、バーBIT の間に、多数のメモリセル
が接続されている。2. Description of the Related Art FIG. 5A shows a general structure of a sense amplifier circuit in a semiconductor memory device. The sense amplifier circuit has a pair of CMOS transistors 101 and 102, and the output terminal of one of the CMOS transistors is
The common gate terminals of the other CMOS transistors are feedback-connected to each other. In addition, the CMOS transistor 10
The output terminals 1 and 102 are connected to the bit lines BIT and BIT, respectively. This sense amplifier circuit is
It is connected to the ground potential GND through the channel MOS transistor 103, and this MOS transistor 1
03 is ON / OFF controlled by a sense enable (SE) signal that activates a sense amplifier circuit. Although not shown in the figure, a large number of memory cells are connected above the sense amplifier circuit between the bit lines BIT and BIT.
【０００３】[0003]
【発明が解決しようとする課題】このように構成される
センスアンプ回路は、メモリセルからのデータ読み出し
時に活性化されるものであり、この読み出し処理は、ま
ず、ビット線BIT 、バーBIT にプリチャージが施された
後（この場合、 High レベル）、読み出されるメモリセ
ルのデータが各ビット線に与えられるが、このデータ保
持状態に応じて一方のビット線の電位が低下していく
（図５（ｂ））。このセンスアンプ回路を活性化するＳ
Ｅ信号は、アンプの誤動作防止のため、このビット線間
の電位差ｖ0が十分に広がった後にイネーブルにする必
要がある。従来の半導体記憶装置では、このタイミング
生成のために、ダミーワード、ダミービット等の冗長回
路を用いたり、タイミング設定を遅延回路を用いて行っ
ていた。特に、モジュールジェネレータを用いて特定用
途の半導体記憶装置を設計する場合には、様々なメモリ
サイズ、メモリ構成に対応させるため、このＳＥ信号の
タイミング設定は非常に困難であり、誤動作防止のた
め、マージンを大きくとらなければならなかった。The sense amplifier circuit configured as described above is activated when data is read from the memory cell, and this read processing is first performed on the bit lines BIT and BIT. After being charged (in this case, at a high level), the data of the memory cell to be read is given to each bit line, but the potential of one bit line decreases according to this data holding state (FIG. 5). (B)). S for activating this sense amplifier circuit
In order to prevent the malfunction of the amplifier, the E signal needs to be enabled after the potential difference v 0 between the bit lines is sufficiently widened. In the conventional semiconductor memory device, in order to generate this timing, a redundant circuit such as a dummy word or a dummy bit is used, or timing is set using a delay circuit. In particular, when a semiconductor memory device for a specific purpose is designed by using a module generator, it is very difficult to set the timing of this SE signal in order to support various memory sizes and memory configurations. I had to take a large margin.
【０００４】本発明はこのような課題を解決すべくなさ
れたものであり、その目的は、従来のように冗長な回路
を用いることなく、かつ、余分な動作マージンを必要と
せず、簡易な回路構成によってセンスアンプ回路を確実
に活性化できる半導体記憶装置を提供することにある。The present invention has been made to solve such a problem, and an object thereof is to use a simple circuit without using a redundant circuit as in the prior art and without requiring an extra operation margin. It is an object of the present invention to provide a semiconductor memory device that can reliably activate a sense amplifier circuit depending on the configuration.
【０００５】[0005]
【課題を解決するための手段】そこで、本発明にかかる
半導体記憶装置では、メモリセルのデータ保持状態に応
じて変化するビット線の電位を直接検出し、この結果を
基にセンスアンプ回路を活性化させる構成とした。即
ち、各ビット線に対しそれぞれゲート端子が接続され、
この各ビット線のプリチャージ後の電位変化によって駆
動される２つのトランジスタを設け、この各トランジス
タのドレイン端子間を共通線によって互いに接続する。
そして、この共通線に与えられる各トランジスタ出力
を、このセンスアンプ制御部の駆動制御信号としてセン
スアンプ制御部に与える構成とした。Therefore, in the semiconductor memory device according to the present invention, the potential of the bit line which changes according to the data holding state of the memory cell is directly detected, and the sense amplifier circuit is activated based on this result. It is configured to be changed. That is, the gate terminal is connected to each bit line,
Two transistors driven by the potential change of each bit line after precharging are provided, and the drain terminals of each transistor are connected to each other by a common line.
Then, each transistor output given to this common line is given to the sense amplifier control section as a drive control signal of this sense amplifier control section.
【０００６】また、この共通線が電気的に浮遊状態とな
るため、この共通線を所定の基準電位にプリチャージを
施すためのプリチャージトランジスタをさらに備える構
成にしてもよい。このプリチャージにより、駆動制御信
号が不活性化されることとなる。Since the common line is electrically floating, a precharge transistor for precharging the common line to a predetermined reference potential may be further provided. The drive control signal is inactivated by this precharge.
【０００７】さらに、センスアンプ制御部の制御の下で
このセンスアンプ回路が活性状態の間に、センスアンプ
回路を不活性化する第２のセンスアンプ制御部を、セン
スアンプ制御部に対して直列に接続して構成することも
できる。なお、このセンスアンプ制御部と第２のセンス
アンプ制御部とが直列に接続されていればよく、互いの
前後関係はいずれであってもよい。Further, under the control of the sense amplifier control unit, a second sense amplifier control unit for deactivating the sense amplifier circuit is serially connected to the sense amplifier control unit while the sense amplifier circuit is active. It can also be configured by connecting to. Note that the sense amplifier control unit and the second sense amplifier control unit may be connected in series, and the front-rear relationship with each other may be any.
【０００８】[0008]
【作用】トランジスタのゲート端子をビット線に接続し
た場合、このゲート電位、即ちビット線の電位が、この
トランジスタのしきい値ＶT を越えて変化した時点で、
このトランジスタが導通状態となる。このトランジスタ
出力によってセンスアンプ制御部が駆動され、センスア
ンプ回路が活性化されることになる。従って、センスア
ンプ回路は、ビット線間の電位差がトランジスタのしき
い値ＶT 以上に変化した時点で活性化されるため、この
センスアンプ回路が誤動作するおそれはない。When the gate terminal of the transistor is connected to the bit line, when the gate potential, that is, the potential of the bit line changes beyond the threshold value V T of the transistor,
This transistor becomes conductive. The sense amplifier control unit is driven by the output of this transistor, and the sense amplifier circuit is activated. Therefore, the sense amplifier circuit is activated when the potential difference between the bit lines changes to the threshold value V T or more of the transistor, so that the sense amplifier circuit does not malfunction.
【０００９】[0009]
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。なお、図５に示した回路と同一の構成要素に
は同一の参照番号を付し説明は省略する。Embodiments of the present invention will be described below with reference to the accompanying drawings. The same components as those of the circuit shown in FIG. 5 are designated by the same reference numerals and the description thereof will be omitted.
【００１０】図１（ａ）に本実施例にかかる半導体記憶
装置におけるセンスアンプ回路の構成を示す。このセン
スアンプ回路は、前述の図５（ａ）に示した半導体記憶
装置に改良を加えたものである。FIG. 1A shows the configuration of the sense amplifier circuit in the semiconductor memory device according to this embodiment. This sense amplifier circuit is an improvement of the semiconductor memory device shown in FIG.
【００１１】新たに設けられたｐチャンネルのＭＯＳト
ランジスタ１０４ｐ，１０５ｐは、そのゲート端子がビ
ット線BIT 、バーBIT にそれぞれ接続されており、その
ドレイン端子間を共通線Ｅによって互いに接続されてい
る。この共通線Ｅには、センスアンプ回路の活性化制御
を行うＭＯＳトランジスタ１０３ｎのゲート端子が接続
され、各ＭＯＳトランジスタ１０４ｐ，１０５ｐから出
力される電位（この場合ＶDD）が共通線Ｅに与えられ
る。このトランジスタの出力がＭＯＳトランジスタ１０
３ｎの駆動制御信号となる。また、この共通線Ｅは、ｎ
チャンネルのＭＯＳトランジスタで構成されるプリチャ
ージトランジスタ１０６ｎを介し、接地電位ＧＮＤに接
続されており、プリチャージ信号φprがＨレベルのとき
にプリチャージトランジスタ１０６ｎがオンされ、これ
によって共通線Ｅが接地電位にプリチャージされるもの
である。The newly provided p-channel MOS transistors 104p and 105p have their gate terminals connected to the bit lines BIT and BIT, respectively, and their drain terminals connected to each other by a common line E. A gate terminal of a MOS transistor 103n for controlling activation of the sense amplifier circuit is connected to the common line E, and a potential (V DD in this case) output from each of the MOS transistors 104p and 105p is applied to the common line E. . The output of this transistor is the MOS transistor 10.
The drive control signal is 3n. The common line E is n
The precharge transistor 106n is connected to the ground potential GND through the precharge transistor 106n formed of a channel MOS transistor, and when the precharge signal φ pr is at the H level, the precharge transistor 106n is turned on, whereby the common line E is grounded. It is precharged to the electric potential.
【００１２】ここで、以上のように構成されるセンスア
ンプ部の動作タイミングを、図１（ｂ）に基づいて説明
する。Here, the operation timing of the sense amplifier section configured as described above will be described with reference to FIG.
【００１３】まず、ビット線BIT 、バーBIT のプリチャ
ージ期間において、各ビット線には、電源電位ＶDD（ H
igh レベル）が与えられる。このとき、ＭＯＳトランジ
スタ１０４ｐ，１０５ｐは共にオフ状態である。この
後、プリチャージトランジスタ１０６ｎに与えられるプ
リチャージ信号φprを High レベルからLow レベルに遷
移させ、このプリチャージトランジスタ１０６ｎをオフ
状態にする。これによって、共通線Ｅは電気的に浮遊状
態となる。First, during the precharge period of the bit lines BIT and BIT, the power supply potential V DD (H
igh level) will be given. At this time, the MOS transistors 104p and 105p are both off. Thereafter, the precharge signal φ pr applied to the precharge transistor 106n is transited from the high level to the low level, and the precharge transistor 106n is turned off. As a result, the common line E becomes electrically floating.
【００１４】次いで、メモリセルの記憶データが各ビッ
ト線に与えられるが、この場合、メモリセルのデータ保
持状態に対応して一方のビット線BIT の電位がLow レベ
ルに低下していくとする。このとき、ＭＯＳトランジス
タ１０４ｐのソース端子には、ビット線BIT のプリチャ
ージレベルと同じ電源電位ＶDDが与えられているため、
ビット線BIT の電位（ＭＯＳトランジスタ１０４ｐのゲ
ート電位）が、このＭＯＳトランジスタ１０４ｐのしき
い値Ｖｔ以上に変化した時点で、ＭＯＳトランジスタ１
０４ｐがオンされる。このトランジスタ出力によって共
通線Ｅの電位が上昇し、ＭＯＳトランジスタ１０３ｎを
オンさせ、センスアンプ回路が活性化されるものであ
る。Next, the data stored in the memory cell is applied to each bit line. In this case, it is assumed that the potential of one bit line BIT drops to the low level corresponding to the data holding state of the memory cell. At this time, since the source terminal of the MOS transistor 104p is supplied with the same power supply potential V DD as the precharge level of the bit line BIT,
When the potential of the bit line BIT (gate potential of the MOS transistor 104p) changes above the threshold value Vt of the MOS transistor 104p, the MOS transistor 1
04p is turned on. This transistor output raises the potential of the common line E, turns on the MOS transistor 103n, and activates the sense amplifier circuit.
【００１５】また、センスアンプ回路を不活性化する場
合には、プリチャージ信号φprを所定のタイミングでLo
w レベルから High レベルに遷移させ、プリチャージト
ランジスタ１０６ｎをオン状態とする。これによって、
共通線Ｅが接地電位ＧＮＤにプリチャージされることに
より、ＭＯＳトランジスタ１０３ｎがオフ状態となって
センスアンプ回路は不活性状態となる。When the sense amplifier circuit is inactivated, the precharge signal φ pr is set to Lo at a predetermined timing.
The transition from the w level to the high level is made, and the precharge transistor 106n is turned on. by this,
By precharging the common line E to the ground potential GND, the MOS transistor 103n is turned off and the sense amplifier circuit is inactivated.
【００１６】なお、ビット線BIT の電位がLow レベルに
低下する場合を例に説明したが、他方のビット線バーBI
T の電位がLow レベルに低下する場合も同様な動作が行
われる。Although the case where the potential of the bit line BIT drops to the low level has been described as an example, the other bit line bar BI
The same operation is performed when the potential of T drops to low level.
【００１７】また、他の実施例を図２（ａ）に示す。こ
の実施例における半導体記憶装置は、各ビット線BIT 、
バーBIT に施されるプリチャージレベルが接地電位ＧＮ
Ｄの場合の回路構成であり、対応する各トランジスタの
極性が、図１（ａ）の場合とは逆極性となっている。Another embodiment is shown in FIG. 2 (a). The semiconductor memory device according to this embodiment includes bit lines BIT,
The precharge level applied to the bar BIT is the ground potential GN.
In the circuit configuration in the case of D, the polarity of each corresponding transistor is opposite to that in the case of FIG.
【００１８】このように構成されるセンスアンプ部の動
作タイミングを、図２（ｂ）に基づいて説明する。ま
ず、ビット線BIT 、バーBIT のプリチャージ期間におい
て、各ビット線には、接地電位ＧＮＤ（ Lowレベル）が
与えられる。このとき、ＭＯＳトランジスタ１０４ｎ，
１０５ｎは共にオフ状態である。この後、プリチャージ
トランジスタ１０６ｐに与えられるプリチャージ信号バ
ーφprを Low レベルから High レベルに遷移させ、こ
のプリチャージトランスタ１０６ｐをオフ状態にする。
これによって、共通線Ｅは電気的に浮遊状態となる。The operation timing of the sense amplifier section thus constructed will be described with reference to FIG. First, during the precharge period of the bit lines BIT and BIT, the ground potential GND (low level) is applied to each bit line. At this time, the MOS transistors 104n,
Both 105n are off. After that, the precharge signal bar φ pr given to the precharge transistor 106p is transited from the low level to the high level, and the precharge transformer 106p is turned off.
As a result, the common line E becomes electrically floating.
【００１９】次いで、メモリセルの記憶データが各ビッ
ト線に与えられるが、この場合、メモリセルのデータ保
持状態に対応して一方のビット線BIT の電位が High レ
ベルに上昇していくとする。このとき、ＭＯＳトランジ
スタ１０４ｎのソース端子には、ビット線BIT のプリチ
ャージレベルと同じ接地電位ＧＮＤが与えられているた
め、ビット線BIT の電位（ＭＯＳトランジスタ１０４ｎ
のゲート電位）が、このＭＯＳトランジスタ１０４ｎの
しきい値Ｖｔ以上に変化した時点で、ＭＯＳトランジス
タ１０４ｎがオンされる。このトランジスタ出力によっ
て共通線Ｅの電位が低下し、ＭＯＳトランジスタ１０３
ｐをオンさせ、センスアンプ回路が活性化されるもので
ある。Next, the data stored in the memory cell is applied to each bit line. In this case, it is assumed that the potential of one bit line BIT rises to a high level in accordance with the data holding state of the memory cell. At this time, the ground terminal GND, which is the same as the precharge level of the bit line BIT, is applied to the source terminal of the MOS transistor 104n. Therefore, the potential of the bit line BIT (MOS transistor 104n
When the gate potential of the MOS transistor 104n changes to a threshold value Vt or more of the MOS transistor 104n, the MOS transistor 104n is turned on. This transistor output lowers the potential of the common line E, and the MOS transistor 103
When p is turned on, the sense amplifier circuit is activated.
【００２０】また、センスアンプ回路を不活性化する場
合には、プリチャージ信号バーφprを所定のタイミング
で High レベルからLow レベルに遷移させ、プリチャー
ジトランジスタ１０６ｐをオン状態とする。これによっ
て、共通線Ｅが電源電位ＶDDにプリチャージされること
になり、ＭＯＳトランジスタ１０３ｐがオフ状態となっ
てセンスアンプ回路は不活性状態となる。When the sense amplifier circuit is inactivated, the precharge signal bar φ pr is changed from the high level to the low level at a predetermined timing, and the precharge transistor 106p is turned on. As a result, the common line E is precharged to the power supply potential V DD , the MOS transistor 103p is turned off, and the sense amplifier circuit is deactivated.
【００２１】なお、ビット線BIT の電位が High レベル
に上昇する場合を例に説明したが、他方のビット線バー
BIT の電位が High レベルに上昇する場合も同様な動作
が行われる。The case where the potential of the bit line BIT rises to the high level has been described as an example.
The same operation is performed when the BIT potential rises to the high level.
【００２２】さらに、他の実施例を図３に示す。この実
施例に示す半導体記憶装置は、前述した図１（ａ）の回
路構成に加え、ＭＯＳトランジスタ１０３ｎのソース端
子と接地電位ＧＮＤとの間に、ＭＯＳトランジスタ１０
７ｎを挿入接続したものである。ＭＯＳトランジスタ１
０７ｎのゲート端子には、このトランジスタのオン・オ
フ制御を行う制御信号φが与えられている。Further, another embodiment is shown in FIG. In addition to the circuit configuration of FIG. 1A described above, the semiconductor memory device shown in this embodiment has a MOS transistor 10 between the source terminal of the MOS transistor 103n and the ground potential GND.
7n is inserted and connected. MOS transistor 1
A control signal φ for performing on / off control of this transistor is applied to the gate terminal of 07n.
【００２３】このような構成を採用することにより、Ｍ
ＯＳトランジスタ１０３ｎがオン状態の場合でも、ＭＯ
Ｓトランジスタ１０７ｎをオフ状態にすることによりセ
ンスアンプ回路を不活性化できる。このＭＯＳトランジ
スタ１０７ｎをオフにする論理条件としては、例えば外
部クロック信号がニゲートの場合、または、外部クロッ
ク信号がアサートで、かつ、リード／ライトの切り替え
信号がライトモードの場合などが挙げられる。By adopting such a configuration, M
Even when the OS transistor 103n is on, the MO
The sense amplifier circuit can be inactivated by turning off the S transistor 107n. The logical conditions for turning off the MOS transistor 107n include, for example, when the external clock signal is negated, or when the external clock signal is asserted and the read / write switching signal is in the write mode.
【００２４】また、この構成を図２（ａ）の回路に適用
した場合を図４に示す。この場合には、ＭＯＳトランジ
スタ１０３ｐのソース端子と電源電位ＶDDとの間に、Ｍ
ＯＳトランジスタ１０７ｐを挿入接続すればよい。な
お、このＭＯＳトランジスタ１０７ｐを設けることによ
る作用は、図３の場合と同様であり、説明は省略する。FIG. 4 shows a case where this configuration is applied to the circuit of FIG. 2 (a). In this case, between the source terminal of the MOS transistor 103p and the power supply potential V DD , M
The OS transistor 107p may be inserted and connected. The operation of providing the MOS transistor 107p is the same as in the case of FIG. 3, and the description thereof will be omitted.
【００２５】本実施例では、センスアンプ回路をＣＭＯ
Ｓトランジスタ１０１、１０２によって構成される例を
示したが、この例に限定するものではなく、他のラッチ
形のセンスアンプ回路にも適用することができる。In this embodiment, the sense amplifier circuit is a CMO.
Although the example configured by the S transistors 101 and 102 is shown, the present invention is not limited to this example, and can be applied to other latch type sense amplifier circuits.
【００２６】[0026]
【発明の効果】以上説明したように、本発明にかかる半
導体記憶装置によれば、ビット線のプリチャージ後の電
位変化によって駆動されるトランジスタを配し、このト
ランジスタ出力をセンスアンプ制御部の駆動制御信号と
したので、ビット線の電位がこのトランジスタのしきい
値ＶT を越えて変化した時点でこのトランジスタが駆動
され、これによってセンスアンプ回路が活性化されるこ
とになる。従って、従来のように冗長な回路を用いるこ
となく、かつ、余分な動作マージンを必要とせず、しか
も簡易な回路構成によってセンスアンプ回路を確実に活
性化することが可能となる。As described above, according to the semiconductor memory device of the present invention, a transistor driven by a potential change after precharging of a bit line is arranged, and the output of this transistor is driven by a sense amplifier controller. Since the control signal is used, this transistor is driven when the potential of the bit line changes beyond the threshold value V T of this transistor, thereby activating the sense amplifier circuit. Therefore, it is possible to reliably activate the sense amplifier circuit by using a simple circuit configuration without using a redundant circuit as in the prior art and without requiring an extra operation margin.
【図１】（ａ）は本発明にかかる半導体記憶装置にける
センスアンプ部の構成図、（ｂ）はその動作タイミング
を示す説明図である。1A is a configuration diagram of a sense amplifier unit in a semiconductor memory device according to the present invention, and FIG. 1B is an explanatory diagram showing its operation timing.
【図２】（ａ）は他の実施例を示すセンスアンプ部の構
成図、（ｂ）はその動作タイミングを示す説明図であ
る。FIG. 2A is a configuration diagram of a sense amplifier unit showing another embodiment, and FIG. 2B is an explanatory diagram showing its operation timing.
【図３】他の実施例を示すセンスアンプ部の構成図であ
る。FIG. 3 is a configuration diagram of a sense amplifier unit showing another embodiment.
【図４】他の実施例を示すセンスアンプ部の構成図であ
る。FIG. 4 is a configuration diagram of a sense amplifier unit showing another embodiment.
【図５】（ａ）は従来の半導体記憶装置にけるセンスア
ンプ部の構成図、（ｂ）はその動作タイミングを示す説
明図である。5A is a configuration diagram of a sense amplifier unit in a conventional semiconductor memory device, and FIG. 5B is an explanatory diagram showing its operation timing.
１０１，１０２…ＣＭＯＳトランジスタ、１０３ｐ，１
０３ｎ…ＭＯＳトランジスタ（センスアンプ制御部）、
１０４ｐ，１０５ｐ…ＭＯＳトランジスタ（２つのトラ
ンジスタ）、１０４ｎ，１０５ｎ…ＭＯＳトランジスタ
（２つのトランジスタ）、１０６ｐ，１０６ｎ…プリチ
ャージトランジスタ、１０７ｐ，１０７ｎ…ＭＯＳトラ
ンジスタ（第２のセンスアンプ制御部）、Ｅ…共通線。101, 102 ... CMOS transistor, 103p, 1
03n ... MOS transistor (sense amplifier control unit),
104p, 105p ... MOS transistors (two transistors), 104n, 105n ... MOS transistors (two transistors), 106p, 106n ... Precharge transistors, 107p, 107n ... MOS transistors (second sense amplifier control unit), E ... Common line.
Claims (3)
検出し増幅するセンスアンプ回路と、 前記センスアンプ回路の活性化制御を行うセンスアンプ
制御部と、 前記各ビット線に対しそれぞれゲート端子が接続され、
この各ビット線のプリチャージ後の電位変化によって駆
動される２つのトランジスタとを有しており、 前記各トランジスタのドレイン端子間を共通線によって
互いに接続すると共に、この共通線に与えられる前記各
トランジスタ出力を、前記センスアンプ制御部の駆動制
御信号として当該センスアンプ制御部に与えることを特
徴とする半導体記憶装置。1. A sense amplifier circuit that detects and amplifies a potential difference applied between a pair of bit lines, a sense amplifier control unit that controls activation of the sense amplifier circuit, and a gate terminal for each bit line. Connected,
Two transistors driven by a change in potential of each bit line after precharging, the drain terminals of the transistors are connected to each other by a common line, and the transistors are supplied to the common line. A semiconductor memory device, wherein an output is given to the sense amplifier control unit as a drive control signal of the sense amplifier control unit.
め、前記共通線にプリチャージを施すプリチャージトラ
ンジスタをさらに備えることを特徴とする請求項１記載
の半導体記憶装置。2. The semiconductor memory device according to claim 1, further comprising a precharge transistor for precharging said common line to inactivate said drive control signal.
記センスアンプ回路が活性状態の間に、前記センスアン
プ回路を不活性化する第２のセンスアンプ制御部を、前
記センスアンプ制御部に対して直列に接続してなること
を特徴とする請求項２記載の半導体記憶装置。3. Under the control of the sense amplifier control section, a second sense amplifier control section for deactivating the sense amplifier circuit while the sense amplifier circuit is in an active state is provided in the sense amplifier control section. 3. The semiconductor memory device according to claim 2, wherein the semiconductor memory device is connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346821A JPH06195984A (en) | 1992-12-25 | 1992-12-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346821A JPH06195984A (en) | 1992-12-25 | 1992-12-25 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195984A true JPH06195984A (en) | 1994-07-15 |
Family
ID=18386038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346821A Pending JPH06195984A (en) | 1992-12-25 | 1992-12-25 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195984A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008436A (en) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Memory device and signal processing circuit |
-
1992
- 1992-12-25 JP JP4346821A patent/JPH06195984A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008436A (en) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Memory device and signal processing circuit |
| US9536574B2 (en) | 2011-05-20 | 2017-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and signal processing circuit |
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