JPH03263689A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH03263689A JPH03263689A JP2063035A JP6303590A JPH03263689A JP H03263689 A JPH03263689 A JP H03263689A JP 2063035 A JP2063035 A JP 2063035A JP 6303590 A JP6303590 A JP 6303590A JP H03263689 A JPH03263689 A JP H03263689A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- data
- serial memory
- voltage
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 abstract description 15
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関するもので、特にセン
スアンプからシリアルメモリへのデータ転送に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to data transfer from a sense amplifier to a serial memory.
第２図は従来の半導体集積回路を示すものであり、この
図で、１はＮ型ＭｏＳトランジスタ、２はＰ型ＭＯＳト
ランジスタ、３はシリアルメモリ、４はセンスアンプで
ある。FIG. 2 shows a conventional semiconductor integrated circuit. In this figure, 1 is an N-type MoS transistor, 2 is a P-type MOS transistor, 3 is a serial memory, and 4 is a sense amplifier.
次に動作について説明する。Next, the operation will be explained.
センスアンプ４でセンスされたデータは、ＷＤＴ制御信
号によってラッチ構成のシリアルメモリ３に保持され、
ＲＤＴ制御信号によってＩ１０データバス線にデータが
転送される。ここでＢＬ線が“Ｈ”のときシリアルメモ
リ３に°゛Ｈ”が書き込まれると定義する。例えばシリ
アルメモリ３に“Ｈ″のデータが保持されていて、次に
“Ｌ”のデータを書き込むとき、電源電圧が５［Ｖ］！
＃−であるため、センスアンプ４とシリアルメモリ３の
ラッチバランスからデータを反転しすらいという問題が
ある。そこで、シリアルメモリ３のラッチ部のトランジ
スタサイズをセンスアンプ４のそれより小さくすれば、
シリアルメモリ３のラッチ力が落ちて、データ転送は容
易になるが、サイズを小さくしたためシリアルメモリ３
からＩ１０データバス線への転送時の駆動能力が落ちて
、アクセスタイムを遅らせてしまうという問題もある。The data sensed by the sense amplifier 4 is held in the latch-configured serial memory 3 by the WDT control signal.
Data is transferred to the I10 data bus line by the RDT control signal. Here, it is defined that when the BL line is "H", °゛H" is written to the serial memory 3. For example, if "H" data is held in the serial memory 3, then "L" data is written. When the power supply voltage is 5 [V]!
Since it is #-, there is a problem that the data may be inverted due to the latch balance between the sense amplifier 4 and the serial memory 3. Therefore, if the transistor size of the latch part of the serial memory 3 is made smaller than that of the sense amplifier 4,
The latch force of serial memory 3 is reduced, making data transfer easier, but since the size has been reduced, serial memory 3
There is also the problem that the driving ability during transfer from the I10 data bus line to the I10 data bus line decreases, resulting in a delay in access time.
〔発明が解決しようとする課題）
上記のような従来の半導体集積回路では、センスアンブ
４とシリアルメモリ３のラッチ部分のトランジスタサイ
ズを小さくすることでデータ反転を容易にできるが、Ｉ
１０データバス線への駆動能力が弱くなりアクセスタイ
ムを送らせてしまう問題点があった。[Problems to be Solved by the Invention] In the conventional semiconductor integrated circuit as described above, data inversion can be easily performed by reducing the transistor size of the sense amplifier 4 and the latch portion of the serial memory 3.
There was a problem in that the driving ability for the 10 data bus lines was weakened and the access time was delayed.
この発明は、上記のような従来の問題点を除去するため
になされたもので、センスアンプからシリアルメモリへ
の転送を容易にし、かつシリアルメモリのデータバス駆
動能力を大きくした半導体集積回路を得ることを目的と
している。The present invention was made in order to eliminate the above-mentioned conventional problems, and provides a semiconductor integrated circuit that facilitates transfer from a sense amplifier to a serial memory and increases the data bus driving capability of the serial memory. The purpose is to
（課題を解決するための手段）
この発明に係る半導体集積回路は、センスアンプからシ
リアルメモリへの転送時に、シリアルメモリ部の電源電
圧を、外部電源とこの外部電源よりも低い内部降圧電源
に切り換える電源切換回路を備えたものである。(Means for Solving the Problems) A semiconductor integrated circuit according to the present invention switches the power supply voltage of the serial memory section to an external power supply and an internal step-down power supply lower than this external power supply at the time of transfer from the sense amplifier to the serial memory. It is equipped with a power supply switching circuit.
この発明においては、センスアンプからシリアルメモリ
への転送時と、シリアルメモリからＩ１０データバス線
への転送時とのシリアルメモリのラッチ部の電源電圧を
外部電源と内部降圧電源に制御するようにしたことから
、シリアルメモリからのデータバスの駆動能力を高めて
もセンスアンプからシリアルメモリへの転送を容易にす
る。In this invention, the power supply voltage of the latch section of the serial memory is controlled between an external power supply and an internal step-down power supply during transfer from the sense amplifier to the serial memory and during transfer from the serial memory to the I10 data bus line. Therefore, even if the drive capability of the data bus from the serial memory is increased, the transfer from the sense amplifier to the serial memory is facilitated.
以下、この発明の半導体集積回路の一実施例を第１図に
ついて説明する。第１図において、１〜４は第２図と同
じものであり、５は前記シリアルメモリ３の電源電圧を
外部電源と内部降圧電源に切り換える電源切換回路であ
る。An embodiment of the semiconductor integrated circuit of the present invention will be described below with reference to FIG. In FIG. 1, 1 to 4 are the same as those in FIG. 2, and 5 is a power supply switching circuit for switching the power supply voltage of the serial memory 3 between an external power supply and an internal step-down power supply.
第１図に示すように、電源切換回路５はｐ型電界効果ト
ランジスタｐ−Ｔｒとダイオード接続されたｎ型電界効
果トランジスタｎ−Ｔｒ】とｎ型電界効果トランジスタ
ｎ−Ｔｒ２とからなる。シリアルメモリ３のラッチ部の
電源電圧を制御信号φの“Ｈ”または“Ｌ”の切換えに
より外部電源と内部降圧電源とに切り換えられるように
制御する。As shown in FIG. 1, the power supply switching circuit 5 includes a p-type field effect transistor p-Tr, a diode-connected n-type field effect transistor n-Tr, and an n-type field effect transistor n-Tr2. The power supply voltage of the latch section of the serial memory 3 is controlled to be switched between an external power supply and an internal step-down power supply by switching the control signal φ between "H" and "L".
すなわち、センスアンプ４でセンスされたデータはＷＤ
Ｔ制御信号によってシリアルメモリ３に書き込まれる。In other words, the data sensed by the sense amplifier 4 is
It is written into the serial memory 3 by the T control signal.
そして、ＲＤＴ信号によってＩ１０データバス線に読み
出される。ここで、例えばはじめにシリアルメモリ３に
“Ｌ ”のデータが保持され、次に、“Ｈ”のデータを
書き込ませようとする場合、制御信号φを゛Ｈパにする
ことによってｎ型電界効果トランジスタｎ−Ｔｒ２がオ
ンし、ｐ型電界効果トランジスタｐ−Ｔｒはオフ、ｎ型
電界効果トランジスタｎ−Ｔｒ２はオンとなり、ｎ型電
界効果トランジスタｎ−Ｔｒｉによる電圧降下ＶＴＨの
ため外部電圧ＶＣＣはＶ。Ｃ−ＶＴＭとしてシリアルメ
モリ３のラッチ部に供給される。Then, it is read out to the I10 data bus line by the RDT signal. Here, for example, if "L" data is first held in the serial memory 3 and then "H" data is to be written, the n-type field effect transistor is n-Tr2 is turned on, the p-type field effect transistor p-Tr is turned off, and the n-type field effect transistor n-Tr2 is turned on, and the external voltage VCC is V due to the voltage drop VTH due to the n-type field effect transistor n-Tri. It is supplied to the latch section of the serial memory 3 as C-VTM.
すなわち、電源電圧が内部降圧電源に接続された形とな
るため容易にデータの内容を反転させることができる。That is, since the power supply voltage is connected to the internal step-down power supply, the content of data can be easily inverted.
そして、Ｉ１０データバス線に転送させる時は制御信号
φを“Ｌ”にすることによってｐ型Ｎ界効果トランジス
タｐ−Ｔｒがオンし、ｎ型電界効果トランジスタｎ−Ｔ
ｒ２はオフとなる。Ｐ型電界効果トランジスタｐ−Ｔｒ
はＰ型のため電圧降下がないので電源電圧は外部電源Ｖ
ＣＣに直接接続される形となるため、駆動能力を落さず
転送できるので、アクセスタイムを速くすることが可能
である。When data is transferred to the I10 data bus line, the control signal φ is set to "L" to turn on the p-type N field effect transistor p-Tr, and the n-type field effect transistor n-T
r2 is turned off. P-type field effect transistor p-Tr
Since it is a P type, there is no voltage drop, so the power supply voltage is the external power supply V.
Since it is directly connected to the CC, it is possible to transfer data without reducing drive performance, thereby making it possible to speed up access time.
なお、外部電源Ｖ ＣＣ，内部降圧電源の値としてはい
くつか考えられるが、例えば外部電源ＶＣＣは５Ｖ、内
部降圧電源は３．３■である。There are several possible values for the external power supply VCC and the internal step-down power supply; for example, the external power supply VCC is 5V, and the internal step-down power supply is 3.3V.
以上説明したように、この発明は、センスアンプからシ
リアルメモリへのデータ転送時、シリアルメモリのラッ
チ部の電源電圧を、外部電源とこの外部電源より低い内
部降圧電源に切り換えられる電源切換回路を内蔵したの
で、データの転送を容易にし、しかもＩ１０データバス
線の駆動能力をたかめるので、アクセスタイムを速くす
ることが可能となる。As explained above, this invention has a built-in power supply switching circuit that can switch the power supply voltage of the latch section of the serial memory between an external power supply and an internal step-down power supply lower than this external power supply when data is transferred from the sense amplifier to the serial memory. This facilitates data transfer and increases the driving ability of the I10 data bus line, making it possible to speed up access time.
第１図はこの発明の一実施例を示す半導体集積回路の構
成図、第２図は従来の半導体集積回路の構成図である。
図において、１はＮ型ＭＯＳトランジスタ、２はＰ型Ｍ
ＯＳトランジスタ、３はシリアルメモリ、４はセンスア
ンプ、５は電源切換回路、ｐ−Ｔｒはｐ型電界効果トラ
ンジスタ、ｎ−Ｔｒｌ。
ｎ−Ｔｒ２はｎ型電界効果トランジスタである。
なお、各図中の同一符号は同一または相当部分を示す。FIG. 1 is a block diagram of a semiconductor integrated circuit showing an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional semiconductor integrated circuit. In the figure, 1 is an N-type MOS transistor, 2 is a P-type M
3 is a serial memory, 4 is a sense amplifier, 5 is a power supply switching circuit, p-Tr is a p-type field effect transistor, and n-Trl. n-Tr2 is an n-type field effect transistor. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
モリへのデータ転送時、前記シリアルメモリのラッチ部
の電源電圧を、外部電源とこの外部電源より低い内部降
圧電源に切り換えられる電源切換回路を内蔵したことを
特徴とする半導体集積回路。The semiconductor chip is characterized by a built-in power supply switching circuit that can switch the power supply voltage of the latch section of the serial memory between an external power supply and an internal step-down power supply lower than the external power supply when data is transferred from the sense amplifier to the serial memory. Semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063035A JPH03263689A (en) | 1990-03-13 | 1990-03-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063035A JPH03263689A (en) | 1990-03-13 | 1990-03-13 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263689A true JPH03263689A (en) | 1991-11-25 |
Family
ID=13217671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063035A Pending JPH03263689A (en) | 1990-03-13 | 1990-03-13 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263689A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016506672A (en) * | 2012-12-20 | 2016-03-03 | クアルコム，インコーポレイテッド | Sense amplifier including level shifter |
-
1990
- 1990-03-13 JP JP2063035A patent/JPH03263689A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016506672A (en) * | 2012-12-20 | 2016-03-03 | クアルコム，インコーポレイテッド | Sense amplifier including level shifter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7023757B2 (en) | Semiconductor device | |
| JPH0494212A (en) | Data output circuit | |
| KR900002323A (en) | Sense Amplifier Driving Circuit of Memory Cell | |
| JPS5915533B2 (en) | Drive circuit for electronic devices | |
| JP3110129B2 (en) | CMOS inverter circuit | |
| JPH06139373A (en) | Semiconductor | |
| JPH03263689A (en) | Semiconductor integrated circuit | |
| JPS6120293A (en) | Semiconductor memory | |
| JPH02226581A (en) | Dynamic memory | |
| JPS6227408B2 (en) | ||
| JPH10276069A (en) | Data latch circuit | |
| JPS60223218A (en) | Dynamic bus circuit | |
| JP2994168B2 (en) | Initial state setting circuit | |
| JPH065069A (en) | Dynamic random-access memory | |
| JPH1050073A (en) | Semiconductor memory | |
| JPS60223217A (en) | Dynamic bus circuit | |
| JPH0462497B2 (en) | ||
| JPH05101663A (en) | Semiconductor memory | |
| JPS63142919A (en) | Output buffer circuit | |
| JPH06231579A (en) | Data input circuit of semiconductor storage circuit | |
| JPH02183492A (en) | Memory circuit | |
| JPS61165893A (en) | Semiconductor nonvolatile memory | |
| JPS6117288A (en) | Static memory device | |
| JPS625721A (en) | Semiconductor integrated circuit | |
| JPH06162777A (en) | Storage circuit device |